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高整合與高效能兼顧 先進封裝技術將朝WLSiP發展

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在智慧型手機、物聯網等終端產品朝高效能、低成本、低功耗,及小面積等產品要求發展情況下,晶圓代工業者雖依循摩爾定律(Moore's Law)朝16/14奈米,乃至次世代10奈米等先進製程持續投入研發。但在摩爾定律推進速放緩情況下,為滿足終端市場高整合與及時上市的要求下,使得包括晶圓代工與IDM等IC製造業者相繼投入先進封裝技術領域,DIGITIMES Research預估,晶圓代工業者將於後段封測技術進行布局,甚至建立自家封裝測試產能,這將會是IC製造產業的重要技術發展趨勢。

實際上,台積電於2011年下半推出矽穿孔(Through Si Via;TSV) 2.5D的CoWoS(Chip on Wafer on Substrate)製程技術,並為賽靈思(Xilinx)的FPGA與超微(AMD)的繪圖卡核心晶片進行代工,但CoWoS的IC面積相對偏大,加上製造成本相對偏高,因此,台積電於2014年推出採用扇出型晶圓級封裝(Fan-out Wafer level Package;FOWLP)技術的整合型扇出型 (Integrated Fan-out;InFO) 封裝解決方案。

實際上,並不是只有台積電推出扇出型晶圓級封裝解決方案,包括日月光(ASE)、Amkor、新科金朋(STATS)、英飛凌(Infineon)、飛思卡爾(Frescale)等封測廠與IDM也都推出自己的FOWLP解決方向。FOWLP具有晶圓級封裝及以重佈線層取代載板等特色,也因此,與覆晶封裝及2.5D IC相較,具有面積更小、低單位成本、設計更具彈性等優點。

FOWLP雖具備較低成本、效能提升、極小化等優勢,但在IC整合度與及時上市仍不及PoP與SiP。因此,IC製造業者亦將以FOWLP封裝技術為基礎,朝整合度更高的晶圓級系統級封裝(Wafer Level System in Package;WLSiP)技術投入研發。此外,三星為了進一步降低成本與縮減PCB使用面積,亦推出ePoP解決方案。

在小面積、低耗能、高效能等終端產品發展要求下,先進封裝領域亦由導線架封裝、載板封裝,演進至以晶圓級封裝為主,並透過採薄膜技術的重佈線層取代IC載板的FOWLP。DIGITIMES Research預估,FOWLP技術將朝3D FOWLP及次世代WLSiP方向發展,至於異質整合TSV 3D IC技術,則預期將至2019~ 2020年才有機會看到初步成果。

高整合與低功耗產品趨勢 先進封裝將扮演重要角色
資料來源:DIGITIMES,2016/2

內文目錄

  • 晶圓代工業者佈局先進封裝技術
  • 三星以PoP技術封裝蘋果手機核心晶片
  • 台積電推出2.5D IC的CoWoS技術
  • 低成本 小面積 台積電推出InFO解決方案
  • FOWLP的優點
  • FOWLP朝3D化發展
  • 三星推出ePoP解決方案
  • 以FOWLP為基礎 IC製造業者投入WLSiP研發
  • 日月光深耕SiP技術領域
  • FOWLP將朝WLSiP方向發展

圖表目錄

  • 高整合與低功耗產品趨勢 先進封裝將扮演重要角色
  • 三星以PoP技術為蘋果智慧型手機核心晶片提供封裝解決方案
  • 台積電推出採矽中介層2.5D IC的CoWoS技術
  • FPGA採用2.5D矽中介層整合方案
  • AMD Radeon R9 Funy採2.5D技術結合高頻寬DRAM與GPU
  • 台積電於先進封裝技術的布局
  • 典型FOWLP製造流程
  • FOWLP減少對載板的使用
  • FOWLP的優點
  • FOWLP產品規格朝多樣化發展
  • 15 個圖表

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