創意電子晶粒間D2D 開創旗艦級SoC新時代
- 周建勳／台北
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先進ASIC領導廠商創意電子(GUC)發布其成功演示矽驗證的GLink介面，該介面使用台積電 7奈米製程和InFO_oS先進的封裝技術，為人工智慧、高性能計算和網路等應用做多晶片集成，實現系統擴展。
採用基於InFO_oS的GLink是因為InFO_oS具有模組化、可擴展和高良率多晶片ASIC的成本效益。而基於CoWoS的GLink被客戶採用，則是用於帶有HBM記憶體的多晶片ASIC。高吞吐量互連GLink的小面積／低功耗特性，使高效的多晶片InFO_oS和高達2,500平方毫米的CoWoS解決方案成為可能。
實驗證明，每1毫米的邊界線，全雙工通信量為0.7 Tbps，僅消耗0.25 pJ /bit(每1Tbps的全雙工通信量為0.25瓦特)，且晶片之間的通信無差錯。在所有製程-電壓-溫度測試條件，測試結果與矽前模擬數據完全一致。早期採用的客戶已得到詳細的測試報告。
GLink的功耗比通過封裝基板進行超短距離SerDes通信的替代解決方案低6到10倍。對於每10 Tbps的全雙工通信量，它的功耗比其他基於SerDes的介面少15到20瓦特。GLink IP佔用的晶片面積僅需1/3，它同時支持InFO_oS和CoWoS先進封裝。
下一代GLink IP支持每1毫米邊界線1.3 Tbps的無誤碼全雙工通信量，具有相同的0.25 pJ/bit功耗，已經提供客戶可以在台積電5奈米製程上使用。之後一代的GLink使用台積電5奈米和3奈米製程，支持2.7Tbps/mm無誤碼全雙工通信量，功耗同樣為0.25pj/bit，將於2021推出。每條邊界線有如此低的功耗／面積和高效率的流量，使GLink IP成為人工智慧、高性能計算和網路應用的完美選擇。
創意電子總經理陳超乾博士表示：「創意電子擁有完整且業界領先的、經過矽驗證的HBM2E/3實體層/控制器、GLink、CoWoS和InFO_oS專業技術、封裝設計、電氣和熱模擬、DFT和生產測試，使我們的ASIC客戶能夠縮短設計週期並且快速進入量產。我們的人工智慧、高性能計算機和網路客戶對GLink的強勁需求，支持我們致力於構建廣泛的IP產品組合，並深化創意電子專注於先進封裝革命的設計專業知識。」
創意電子CTO Igor Elkanovich表示：「我們累積了多年HBM實體層和控制器的專業技術，重新定義了這款高數據流量密度、低功耗、低延遲、無誤碼的GLink介面。我們致力於保持相同功率和延遲的同時，每年將GLink數據流量密度提高一倍。從2021年開始，我們將用GLink-3D來補充HBM3和GLink，使用台積電3D Fabric技術帶來更高的數據流量密度、更低的延遲和更低的功耗。」
