高速資料線路的電路保護技術
- 陳毅斌
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IC設計正發生重大變化，特別是用於全新高速資料線的系統級晶片(SoC)，例如SuperSpeed USB、MHL、HDMI、DisplayPort和eSATA，需要使用最先進的CMOS製程。
由於ESD保護電路無法根據摩爾定律按比例縮小，這些SoC內的ESD保護電路能力，通常需建構於整個系統具有良好保護措施。然而，更為嚴重的是，完整的系統——如手機、平板電腦或普通電腦等——在常溫環境條件下使用時極易遭受ESD衝擊。另外，介面SoC特別容易受到靜電放電的影響。以下便將討論高速資料線的某些應用需求，以及根據這些需求，保護設備應採用的型號和技術。
要獲得系統級的穩固度以抵抗場級ESD衝擊，根據IEC 61000-4-2標準，需採用專門的ESD保護器件，且最好放置在連接器後面(詳圖1)。
對於想要理解SoC受何種保護程度的人來說，ESD保護設備資料手冊中的IEC61000-4-2標準，無法給出解答。它只給出了最大ESD脈衝，在該脈衝下，ESD保護器件自身無損。然而，根據IEC61000-4-2，當涉及帶ESD保護器件的系統和現代SoC的ESD脈衝保護時，目前較為普遍的是，ESD衝擊發生時外部保護設備無損但SoC因過壓而損壞。問題是，如何才能有效保護這種情況下的SoC？
瞭解ESD保護和SoC之間相互作用的特點
首先，讓我們看看SoC的要求。高度集成具有較低的工作電壓，因此電路板上針對SoC的ESD保護，在電壓極低時便開始做出反應，以保護柵極氧化層不被過壓擊穿。SoC的工作頻率高意味著它們將對ESD衝擊做出快速反應。結果便是，良好的外部ESD保護設備也需要對ESD脈衝做出極快的反應，這就需要具有較低的觸發和箝位電壓，並必須設計為可負載大部分ESD電流，以降低SoC的ESD電流負載。
在盡可能簡單的模型裡，SoC和ESD保護器件通過並聯方式連接。當靜態電流流過時，該電流為SoC和ESD器件所共有，並與它們的輸入電阻成反比。然而，由於兩者都會做出反應，SoC和ESD保護器件針對ESD脈衝的保護是非線性的，因此光有這個靜態模型是不夠的；波形記錄儀無法表示出單個設備——或整個系統——針對ESD脈衝的反應。除此之外，靜態測量也會導致被測設備(DUT)過早地被判定為不合格。
要確定被測設備在ESD事件下的動態特性，可使用傳輸線路脈衝(或簡稱為TLP)測量作為標準表徵工具。阻抗通常為50 Ω的已定義傳輸線路，由TLP測量充電並且通過被測設備完成放電。要避免信號失真，首選恆定阻抗系統，它可以產生定義明確的矩形脈衝，輸出定義明確的電流和電壓值。重複該測量時如果採用更高電能，便可得到下一組電流-電壓值，直到完成I-V圖形，或者直到被測設備損壞。要在測量早期捕獲到被測設備的損壞情況——開始時可能略為有所退化——可在每個TLP脈衝之後檢測漏電流。
ESD保護與SoC的相互作用
標準Rail to Rail結構，這種結構結合了良好的ESD保護和低電容特性，因此經常用於單向高速資料線的ESD保護。對於標準的Rail to Rail結構，對應的TLP曲線如圖3所示。
對於負ESD脈衝(圖中藍色曲線)而言，特性主要由低供電軌二極體的動態電阻決定。對於正ESD脈衝(圖中紅色曲線)而言，特性取決於高供電軌二極體以及齊納二極體的開關特性。這可以解釋為何系統級的ESD保護會如此不對稱。對於高級SoC而言，低供電軌二極體能保護系統非常常見，但高供電軌二極體和齊納二極體的串聯組合，就會由於開關太遲且電壓太高而無法保護系統。由於ESD脈衝可能為負也可能為正(取決於所用物料組合)，這種解決方案是有缺陷的。
圖4以實例表示一個SoC和兩個ESD保護設備的正I-V曲線。1號ESD保護設備的工作特性類似於標準二極體，由於SoC開啟集成式ESD保護時的電壓會比1號ESD保護設備開啟ESD保護時的低，該1號ESD保護設備對於保護SoC而言並無多大作用，因此將會消耗掉大部分的ESD。
2號ESD保護設備表示一個交點，在該交點處，2號ESD保護設備的TLP曲線位移至SoC的TLP曲線下方。ESD保護設備將ESD脈衝的絕大部分提高到該交點以上。
圖5表示實際設備的TLP測量值：兩個SoC與三個ESD保護設備的TLP曲線的對比。供應商A和供應商B的設備是高級設備，某些情況下設備表現的性能可能更差。
在一定程度上，這是由於追求更小的電容所造成的：降低器件電容的最簡單方法，是開關更多的串聯二極體；然而這樣會造成動態電阻和箝位電壓的同時上升；因此，更好的方法是使用ESD保護設備，它兼具低電容和有效ESD保護這兩項特性。
然而通過觀察TLP測量值，很明顯的可以看出，僅當電能非常高時，供應商A和供應商B的ESD保護設備才會啟動保護。
如何將其轉變為系統級ESD保護的安全值呢？要將這些測量值轉變成系統級的測量結果，則在某些USB 3.0 PCIe卡上進行測試。在這些PCIe卡上，供應商B的ESD保護設備和恩智浦全新的IP4294CZ10-TBR都被焊接在電路板上；直到SoC表現出設備損壞的證據，即漏電流增加，才停止增加ESD脈衝。
值得一提的是，此時ESD保護設備仍然處於完全正常的工作狀態；無論何種情況，SoC都首先受損。該結果經不同品牌的ESD槍和PCIe卡驗證，以確保得到可靠的統計資料。接下來的表格表示千伏(kV)級的IEC61000-4-2脈衝，一清單示SoC仍然處於工作狀態(正常)，另一清單示SoC漏電流開始增加(故障)。
高速資料線的保護原則——the deep snap-back
這一結果清楚表明了TLP測量，預測ESD保護設備的系統級保護的有效性。顯然，最新的SoC僅受具有深位移回跳的ESD保護設備的保護。SoC A的內部ESD保護雖然也有位移回跳，但使用位移明顯深於4 V的ESD保護設備時，它只能抵抗正ESD脈衝，因為4 V是它內部ESD保護結構的觸發電壓。
使用snap-back對於選擇ESD保護結構的電路概念還有進一步的含義。圖7表示兩個不同的Rail to Rail ESD保護方案：它的主要目的是降低電容；當使用標準二極體時，將高供電軌與Vbus連接，可降低30%的電容。經過上文的討論，很顯然，該解決方案無法和低於Vbus的位移回跳一同使用。
這表明SoC A採用這種解決方案時，無法抵抗ESD脈衝。恩智浦針對高速資料線提供軌到軌結構，在這類結構中，電容幾乎獨立於偏置電壓，允許深度snap-back與低電容共存。本例中，無需由外部Vbus連接形成的偏置——事實上它並不是一個很好的解決方案，因為浪湧脈衝會衝擊Vbus線路，並且比ESD脈衝帶有更多的電能。因此，恩智浦可提供一系列surge保護設備甚至TVS二極體來保護Vbus。
為理解這一概念，就需要看一下ESD和脈衝的不同之處。ESD脈衝是高速高壓尖峰，帶電量中等。對完整系統造成威脅的最常見ESD是人體接觸，因此最重要的系統級ESD標準是IEC61000-4-2。surge脈衝是速度相對較低的高壓，帶有高電流。surge脈衝的電能來自大電容，比如長電纜或電源。
對高速資料線而言，surge脈衝的威脅較低，因為這些資料線並不暴露於無限制的電源或長電纜——典型SuperSpeed USB或HDMI的電纜長度一般限制為幾米，這主要出於信號完整性的考慮。這些高速資料線的主要ESD威脅來自人體接觸，或通過人體接觸而得到充電的連接電纜。乙太網或電源等其他介面在它們的線路上可具有大得多的電容，舊的乙太網標準支援最高500m的電纜長度，且電源可帶大電容。它們都有遭受雷擊的風險，並且也可與電纜管道耦合。
高速資料線同樣需要ESD保護設備，它可以最大限度降低保護結構對信號完整性所造成的影響。GHz級的資料線是差分資料線，可最大限度降低對EMI的敏感度。隨頻率變化的散射參數S21，可非常清楚地描述ESD保護等對於信號完整性的影響。由於所有參數最終都是低通的，因此特定頻率下會表現出衰減。為了正確重建信號，應當記住：不僅是基波，高次諧波也應通過系統。
本例中，ESD保護器件(IP4369CX4)的S21參數針對差分信號而表示。寬通帶(Pass-band)(8GHz頻率時3dB)有助於實現具有良好整體信號完整性的設計。
用於高速資料線的介面要求線間電容緊密匹配，以最大限度減少差分對內延遲差。由於它們同時發射與接收，這些介面還需要具有非常低的差分串擾(crosstalk)。
結論
高速差分資料線需要使用ESD保護器件，使用時應當高度關注信號完整性。這意味著要牢記低電容和低串擾，並考慮直封裝佈線(straight package routing)和關注射頻性能的封裝設計。良好的射頻性能最終可獲得寬差分通帶。
高速資料線同時還連接到對ESD脈衝高度敏感且無法受標準ESD保護器件保護的SoC。恩智浦解決方案可解決似乎矛盾的兩個需求，即射頻性能優化和有效的SoC保護。恩智浦最新的產品整合了這些需求，它們分別是：採用晶圓級晶片封裝(WLCSP)的IP4369CX4，可保護兩條射頻資料線；以及採用業界標準DFN2510A-10封裝的 IP4294CZ10-TBR，可保護四條射頻資料線。 (本圖文由台灣恩智浦半導體所提供，作者為恩智浦保護器件與濾波器件的產品行銷經理Stefan Seider；陳毅斌整理)
