三維單晶整合的概念驗證

慢慢的，新聞及文獻中的三維單晶堆疊（3D monolithic stacking）開始轉化為三維單晶整合(3D monolithic integration)了，主要是避免與以封裝為主要手段的三維晶片堆疊混淆，雖然二者都是異質整合時代的重要技術。

用封裝來整合三維堆疊晶片的，由多數個已完成單片製程的晶片堆疊，上下幾層晶片之間的連線靠矽穿孔（Through Silicon Via；TSV）；三維單晶整合顧名思義只有單一晶片，但是於其上可以有各種手段增長各層同質或異質的晶片，執行不一樣的模組功能。而層與層之間金屬連線的連接則靠層間孔（Inter-Layer Via；ILV）來處理。TSV與ILV之間密度有很大的差距：TSV的間距大概在10 μm左右，ILV則在數十nm之譜，二者之間密度差了近千倍，而且ILV連線都在同一晶片上，性能的優異自不待言。

有好處的當然有難處，否則也不會被列為未來科技重要課題。三維單晶整合的最大挑戰之一在於熱積存（thermal budget）的控制。傳統CMOS的製程溫度髙達1000度，一般的邏輯線路在400度左右就會受影響，所以三維單晶整合中CMOS的製層得放在最底層先做完。但這不只限制狹義的邏輯線路，許多上層結構中所需要的CMOS也必須在這一層考慮、設計進去。譬如上層若有記憶體1T1X的結構（T是電晶體，X是記憶體單元），電晶體就得在底層先做好，其他如記憶體單元中的感應放大器（sense amplifier）、記憶體的複用器（multiplexer）等周邊線路也需要遵守相同考慮。底層以上的各層目前受限於此條件，只能是低溫製程的元件。

7月在DARPA ERI會議Max Schulaker展示了他計劃的成果，這成果很能說明三維單晶整合的樣態。這想法是他團隊在2017年發表在《Nature Letter》上的，進入DARPA ERI計劃僅一年，但是現在已在SkyWater Foundry以90 nm的製程做出來了。

最底層自然是CMOS和邏輯元件。最上層—也就是第4層—是奈米碳管場效電晶體（Carbon Nanotube FET；CNFET），功能是氣體傳感器。底下一層(第3層)是RRAM，記憶從傳感器經由ILV直接送下來的資料。第2層還是CNTEF，但是功能是分類加速器（classification accelerator），做計算的，依RRAM中資料分類傳感器所偵測到的氣體。

這個元件雖然功能比較簡單，卻是一個不折不扣用三維單晶整合的異質整合產品，長期目標是用90 nm的製程達到7 nm製程效能的50倍。3~5年後，CMOS的gate count要達到50M，非揮發性記憶體容量要達4GB，互聯資料速率到50Tb/s，互聯的能效達2pJ/bit，這目標實在髙遠。

三維單晶整合現在剛發軔，代工做出來的第一個產品只是概念可行性的印証。有很多技術的改進空間，譬如第二層以上的物質還是可以用矽基底的線路，先在矽上製程上做到某一階段，然後轉印（transfer）到底層－也是矽的線路上。轉印這技術已開始進入二維材料的領域，將二維材料轉印到矽基板上。用在三維單晶整合也看似理所當然，而轉印與晶片粘著（bonding）中間效果的差距就是ILV與TSV中間效能的差距。這技術有可能緩解對於上層元件熱積存的限制，對於三維單晶整合的應用領域有機會大幅拓展。

三維單晶整合目前各家的指涉還有所分歧，但這也是技術創新迭起導致的現象。我對於這條路寄予厚望。