晶片上的房地產開發—以及晶圓背面的利用（二）

半導體的技術路線路自2016年從原先比較專注於製程微縮的「國際半導體技術藍圖」（ITRS Roadmap），轉換成「異質整合」（Heterogeneous Integration Roadmap）後，CIS首先將畫素陣列和ADC & ISP用WoW（Wafer-on-Wafer）先進封裝方堆疊起來，而晶片鍵合的方式為銅混合金鍵合（copper-copper hybrid bonding；HB）。

延伸報導晶片的房地產開發—以及晶圓背面的利用（一）
如此晶片堆疊方式讓原來功能、製程各異的模組各自以最適合製程分別製造，得到的結果是製程簡化，總體效能大幅提升，譬如2個堆疊的晶片中可以有較多的I/O連線、電阻下降、功耗減少、速度變快等優點。

更重要的是，晶片的矽房地產基地的面積也大幅減少了。

HB堆疊技術是目前各家公司推動的研發方向之一。以三星電子（Samsung Electronics）為例，利用HB，他們已展示可以堆疊16層晶片，咸信這是為未來的高頻寬記憶體（HBM；High Bandwidth Memory）做準備。這與前述的3D NAND結構不同。

3D NAND 的記憶體陣列是在單一晶圓（monolithic）上製造，而用HB製造的HBM是在多個晶圓上製造DRAM。如果用建築的工法打比方，這比較像預鑄—各層在工廠中各自製作完成，到工地只做堆疊接榫。無論如何，這也大幅縮減工期和矽房地產面積，其他HB具有的優勢也自不待言。

CIS做為HI的標竿產品目前已進展到以畫素陣列、DRAM、ISP等3個晶片以HB方式封裝成1個高效能產品的進程。未來可能還再加入人工智慧（AI）晶片，直接用CIS擷取出來的影像信號做邊緣計算。

當這些晶片如此多層、緊密的堆疊時，散熱是一個大問題；另一個是電源供應，特別是高效能運算（HPC）或AI延伸的應用。

2022年2月Graphcore推出Bow IPU，是將一個專門用於供電的晶圓，與另一IPU（Intelligence Processing Unit）晶圓以WoW的HB技術封裝在一起，解決IPU這類高耗電產品的供電問題。

業界更常見的預期是用BS-PDN（Back-Side Power Distribution Network）的方式來解決供電問題。晶片供電首先要進入電晶體，但是傳統的供電電壓是從金屬線上方一路穿透晶片結構到底層的電晶體，不僅佔用空間，而且因距離較遠因而較耗電。BS-PDN是以另一個晶片做為電源供應的來源結構，將原有的晶片打薄背面，讓墊在底下的供電晶片能較近的直接對電晶體供電。

如果要供電的物件是已經用WoW組織的多晶片產品，則供電結構可以直接在需要較大供電的晶片（通常是邏輯晶片）背面建構，省略一個襯底晶片。

矽房地產的開發利用從微縮、地下室、3D、堆疊，現在連背面也要用上了，寸土寸金。