創意電子為AI/HPC/網路產業客戶提供完整的3DIC ASIC套裝服務

將多個GLink-3D IP同時實作在SoIC-X測試晶片的晶粒中。創意電⼦

先進特殊應用積體電路（ASIC） 領導廠商創意電子（GUC）今日宣布，專為台積電3DFabric SoIC-X 3D堆疊平台打造的GLink-3D 介面(GUC的3D晶粒堆疊連結）已通過了全面的晶片測試，驗證了3DIC介面hardening 流程。旗下的首個GUC 3D客戶專案，也通過了完整的矽測試，驗證了AI/HPC/網路應用的全方位3D實作服務。

典型的AI/HPC/網路晶片結合大型記憶體和高效能邏輯。遷移邏輯單元至最先進的製程可為邏輯單元帶來功耗、速度和尺寸方面的提升，相較之下，遷移SRAM至最先進的製程則不會帶來顯著的效益。將先進製程節點中的邏輯小晶片堆疊在具SRAM遷移效率且較低階節點內以SRAM為主的小晶片上，將可造就最具性價比的解決方案。

兼具高頻寬、低延遲和低功耗等特點的GLink-3D介面IP，為促成此⼀解決⽅案的⼀⼤助⼒。⽽其他有待因應的挑戰，則包含3D堆疊小晶片的散熱和配電。創意電子精心開發出完整的3D設計流程，並實作了首位客戶於記憶體上配置邏輯的3D堆疊產品，而該產品已成功通過矽驗證。當中採用的矽相關設計和模擬流程，可使用新興的UCIe-3D介面標準來順暢完成實作。

為了滿足最高等級的3D介面頻寬密度需求，創意電子開發出採用雙倍資料速率（DDR）和自適應時序架構的GLink-3D介面。這款模組化解決方案具有足夠的彈性，可支援使用者的匯流排和時脈機制，在避免跨晶粒/Corner時序收斂挑戰的同時，提供9 Tbps/mm2的頻寬密度。GLink-3D使用TSMC旗下第⼀款在N6 SRAM堆疊晶粒上配置N5 CPU邏輯的SoIC-X測試晶片來完成驗證。在IP穩健度方面，所有製程、電壓與溫度條件範圍皆已進行驗證，可提供BER <1E-30、高供電電壓和頻率裕度，以及強大的供電雜訊抗擾性。目前，創意電子也在開發適用於N2至N7的新⼀代GLink-3D，並以20至40Tbps/mm2、0.2 ns至0.6 ns延遲性和UCIe-3D合規性做為目標。

創意電⼦⾏銷⻑Aditya Raina表示：「3D封裝技術可將小晶片介面從晶粒邊緣移⾄位於⼩晶片中任⼀處的最佳位置，以盡可能縮短邏輯和記憶體之間的互連。創意電子將結合自身的CoWoS、InFO和SoIC設計專業能力、封裝設計、電氣和熱模擬，以及DFT與生產測試能力，為客戶提供穩健且全方位的解決方
案，協助他們縮短設計週期，快速推出AI/HPC/xPU/網路等產品。」

創意電⼦技術⻑Igor Elkanovich表示：「3D技術可讓系統結合強大的處理能力和大量的記憶體，並在效率最高的製程節點中建立每個元件。我們精心開發且通過矽驗證的3D介面（GLink-3D）hardening服務、3D 實體實作和時序收斂、訊號完整性、電源分配和電源完整性，以及SoIC熱模擬和機械模擬，將可提供
完整的套裝服務，以協助旗下的客戶專案降低採用3D技術的風險。」

深入了解創意電子的 GLink IP 與 InFO/CoWoS 全方位解決方案。

CoWoS為台積電（Taiwan Semiconductor Manufacturing Co.） 在美國、歐洲、中國、台灣和／或其他國家和/或地區的註冊商標。