西門子Calibre平台擴充早期設計驗證解決方案

西門子數位化工業軟體近期為其IC實體驗證平台Calibre擴充了一系列電子設計自動化(EDA)早期設計驗證功能，可將實體和電路驗證任務「shift left」，既在設計與驗證流程的早期階段就識別、分析並解決複雜的IC和晶片級系統(SoC)實體驗證問題，協助IC設計團隊及公司更快將晶片送交光罩製造(tapeout)。

在設計週期的早期識別並解決問題不僅有助於壓縮整個驗證週期，還能提供更多時間和機會來改善最終設計的品質。西門子使用合格的簽核(signoff)要求，為早期分析、驗證與最佳化策略提供經過調整的檢查支援，讓設計公司能簡化設計流程、提高設計師的生產力並縮短上市時間。

西門子EDA Calibre設計解決方案產品管理副總裁Michael Buehler-Garcia表示，要在EDA領域保持技術領導地位，必須深入瞭解客戶在日常工作中面臨的特定挑戰，並在這些挑戰的驅動下持續進行改進。透過在Calibre中增添早期設計驗證功能，使客戶無論處於哪一個設計階段，都可使用最新技術，將世界級的矽晶產品迅速推出市面。

Calibre RealTime Custom和Calibre Realtime Digital軟體工具，可為自訂的類比/混合訊號與數位設計，提供設計內，具簽核級品質的Calibre DRC。Calibre RealTime介面能直接調用Calibre分析引擎，執行經晶圓代工廠認證具簽核等級Calibre的規則檢查平台，針對設計規則違規提供即時回饋及規則遵循建議，協助加快設計速度，提高結果品質。Calibre RealTime Digital現可利用Calibre Yield Enhancer SmartFill功能實現設計內填充，讓設計師能夠從設計平台內部獲取晶圓代工廠認證具簽核等級的填充，Calibre RealTime Custom則新增了在多個區域內自動追蹤DRC的功能，能夠同時對多個編輯進行修正、追蹤和檢查。 

Calibre RealTime Digital中的Calibre nmDRC-Recon使用模型能橫跨區塊、巨集和全晶片布局，以智慧的方式自動分析未成熟及未完整的設計，在設計與驗證流程的早期階段有條不紊找出並修正具有重大影響的實體布局。除了nmDRC-Recon使用模型已帶來的加速和使用者除錯助益，西門子還為其增加了能靈活將未成熟的單元和區塊「灰框」的功能，同時仍為相鄰區塊或上層金屬的介面進行DRC檢查。「灰框」功能可避免多餘的DRC檢查，進一步加快執行速度並提高設計師的除錯生產力，比起只使用 nmDRC-Recon，執行時間能縮短高達 50%。

Calibre nmLVS-Recon軟體能為未成熟及未完整設計進行智慧化、自動化的電路驗證分析。藉助Calibre nmLVS-Recon軟體，設計師能有效地執行短路凸顯以找出電路錯誤。Calibre nmLVS-Recon中的短路凸顯模式，不需要更改設計輸入或晶圓代工廠規則deck，只執行Calibre nmLVS的短路凸顯步驟即可，並可將LVS的執行速度最多加快30倍，設計師一天就能完成數次迭代驗證。

Calibre nmPlatform工具套件在EDA產業中獨具優勢，其整合了各種主流的IC設計與布局實作工具。這種無縫整合的特點，使設計團隊能從於智慧財產、區塊/巨集和全晶片層級輕鬆運用Calibre工具，這些工具都從其客製化設計或布局與佈線設計環境中執行。此外，Calibre平台還具備獨特的檢視與除錯能力，可加快各設計階段的速度。