針對可攜式行動裝置特性 選擇合宜的元件整合技術

採SIP技術製作的感測元件，具備高頻寬、低雜訊特性。Allegro

新一代的智慧型行動電話、TabletPC平板電腦，消費者在體積與性能方面的要求，讓商品開發人員必須重新考量，使用的解決方案能否應付日益縮小的可用構件空間，結構上的要求讓開發人員必須尋求更具整合效益的多功能晶片，或是採SiP或SoC甚至3D IC的整合方案，以呼應輕薄化的設計趨勢。

目前市售主流可攜式電子裝置，觀察熱門的iPad、iPhone或是Android等行動裝置，都會發現，可供機構和系統工程師運用的空間越來越狹小，機構工程師在面對輕薄設計同時又必須維持裝置外殼強度，在薄化外殼的內裡也必須強化結構方面的設計，這在商品輕薄化的潮流下，也更加限制了系統工程師可選用的解決方案。

以Android這類開放平台的可攜式行動裝置來說，多半以有大量的SoC與SiP解決方案釋出，透過這些主流元件搭配組合，可讓廠家以最短的時間讓商品快速上市，但相關業者大多使用的解決方案過於接近，也讓商品的賣點無法凸顯，例如，商品大多有相同的體積限制或是功能項目，無法開發出較獨特的性能亮點或產品功能，相對也限縮產品的行銷動能。

而行動裝置必須能滿足多元的外型與規格要求，尤其在體積方面的要求，更是行動裝置用戶在採購產品前的主要決策關鍵，這也推動系統工程師必須嘗試導入最新的IC科技，其中包含大量的射頻元件、記憶體(快閃記憶體、動態存取記憶體)、電源控制IC、DSP...等，應用最先進的IC設計與封裝技術。

觀察智慧型手機的設計方案，會發現智慧型手機採行大量的RF元件、記憶體、處理器、DSP、MEMS等IC元件，為了達到性能與操作性的均衡表現，多半還會採行多核心或是特定功能，如影像擷取、處理、編輯和通用運算處理器分離的設計方案，但問題也來了，呼應多功能的智慧型應用，對於處理器的要求相對較高，相關的顯示加速、音效、視訊DSP等元件形成整合上的困難，若這些元件多數都採獨立封裝，那更不可能在有限的機構空間內達成設計要求。

SoC、SiP、3D IC元件整合關鍵

目前的可攜式行動裝置來說，想在相對緊密的PCB上實踐功能設計，除非能將原本多顆IC進行更緊密的整合，或將主/被動元件重新採小尺寸的規劃布局，才有可能實踐體積方面的設計要求。要將系統設計進行合理的縮小重新布線，對系統工程師來說是個極為困難的工作，因為個單元IC的體積再小也有其極限，而當功能越繁複相關的實踐電路也無法進一步縮小，即便採行多層PCB板，對於實際設計縮小化也於事無補，因為個功能IC和主/被動元件的佔位面積已經限制的縮小的可能性。

基本上若實踐設計的各IC，若均為獨立封裝或元件，想在有限面積的PCB上進行表面黏著IC設計是不可能的工作，為克服這個物理性的障礙限制，系統設計師必須求助於SiP系統級封裝、3D IC堆疊技術或採行晶圓級封裝技術，才有可能實現電子裝置的小型化設計，尤其是當裝置本身還支援多種射頻功能時，更能彰顯整合IC的設計方案，在縮小產品體積方面的優勢。

3D IC堆疊式設計與晶圓級封裝
常見用以實踐小尺寸設計的整合方案中，3D IC也是相當主流的設計方式。基本上例如裝置的核心處理器、基頻處理器、DSP，可透過3D IC設計在一IC(PoP)結構上進行堆疊，一次整合多種功能IC，可大幅減少PCB表面的佔未免基，另可把多層板的布線設計透過IC的整合，在IC內就把大部分的布線處理完成，PCB的功能僅處理如資料線、電源的供應，大量減少必須在PCB上傳輸資料可能遭受的干擾問題，減低防干擾線路設計，進一步縮小PCB的實踐尺寸。

晶圓級封裝(Wafer Level chip scale Package；WLP)為直接在晶圓上封裝、測試，再切割成晶片成品，而晶片最大尺寸即是晶片切割完之後的尺寸大小，更具體積上的縮小優勢，而在產品極度縮小的趨勢下，讓CSP(Chip Scale Package)要求更高，以晶圓級封裝WLP最能符合這種縮小潮流，加上製程中不需用基板、亦不用填膠、打線處理，產品製造成本與時間都可以大幅壓縮。WLP封裝技術的IC具備體積小巧、輕薄、成本更低，但受限製程基本上還是以低腳數的產品較適合，例如記憶體IC、鏡頭模組...等元件。

系統級封裝技術

在空間相對緊密的PCB設計方案中，採行SiP(System in a Package；SiP)系統級封裝，相較SoC(System on Chip)方案來說，SiP可以將不同技術透過封裝技術，整合在同一晶片中，這對於開發相對緊緻、體積小巧的裝置來說提供系統開發更大空間與彈性，突破PCB空間的限制！

另外，SiP也有縮短開發時間的效益，因為SiP可將不同技術、材料製作的晶片經過封裝成一系統化的晶片，晶片的功能並不會出現相容性的問題，也能將原本採表面黏著方式設計的被動元件一一整合在SiP封裝裡，或內嵌於多層結構的SiP元件，達到大幅縮小相同電路的實踐設計面積，而設計方式也可以採多層覆疊的實踐，可讓PCB的有限空間達到最大程度的利用。

此外，若以整合無線相關應用功能的SoC為例，系統工程師可能必須將Wi-Fi、Bluetooth與Flash Controller等元件進行整合，如果採SoC製作流程，則必須針對各功能晶片重行設計再進行整合，因此多數SoC開發專案，可能需要耗時3~4個月才能完成功能開發，這在SiP系統級封裝的開發方式，因為採行已經經過認證的晶片元件，再透過封裝技術進行整合，可能耗時僅需1~2個月即能達到功能實踐階段，因此SiP具備更快的產品開發效能，也可有效縮短開發時程。

應用SiP的效益相當高，尤其可以在最短時間內完成初步功能實踐需求，而採行的功能單元都是經過驗證、認證的功能單元，在驗證整體功能時即可排除個單元的可能潛在問題，可把開發心力放在如何節省整體功耗或晶片的抗干擾問題，爭取更多開發時效。另SiP的多元晶片整合方案中，也可善用主/被動元件的IC化，進行更多加值設計，例如，利用CMOS、GaAs、SiGe等功率IC技術，來開發基頻或射頻電路，整合原本四處散落在PCB的個功能IC。