亞智科技力推CoPoS從圓轉方封裝製程帶動AI晶片產能躍進

Manz亞智於SEMICON Taiwan展示CoPoS。Manz

隨著AI浪潮席捲，各界對AI晶片的需求持續高漲。惟在當今2.5D與3D封裝技術當中的CoWoS（Chip-on-Wafer-on-Substrate）主流架構下，受限於12吋晶圓承載的晶片數量過低，因此在可預見的未來幾年內，註定讓AI晶片維持物以稀為貴局面，難以滿足快速飆升的AI應用發展需求。

為扭轉AI晶片生產效能低、生產成本高的困局，業界開始寄望於面板級封裝（PLP）技術，以成就更大生產面積，大幅提高AI晶片產能。但不可諱言，在PLP落地實現過程中無論製程或材料，均有諸多亟待克服的難題。

著眼於此，身為面板級封裝PLP先行者、且位居RDL製程設備領導供應商的亞智科技Manz，提出CoPoS（Chip-on-Panel-on-Substrate）突破性的生產新概念，希冀透過長年鑽研PCB、IC載板、面板、封裝等製程工藝所淬鍊的深厚底蘊，形塑「CoWoS面板化」新解方，將晶片排列於方形基板取代圓形基板的封裝架構，以加速打通AI晶片量能提升的任督二脈。

面板級封裝，為突破AI晶片產能瓶頸的正解

亞智科技總經理林峻生表示， 先進封裝架構大致分三個結構，依序為晶片層、矽中介層（Silicon Interposer）、載板（IC Substrate）。因IC的腳位愈來愈小，線寬線距愈來愈窄，造成載板難以匹配，故需仰賴RDL增層技術重新分布腳位，讓線路變寬，以順利連結至PCB，顯見RDL細線路增層成為提升晶片封裝良率的要角。

CoWoS未來的難題是什麼? 隨著AI 晶片世代進化，單一AI晶片組封裝包覆的Die數量必然擴增，導致整個封裝尺寸愈來愈大。以主流品牌的AI晶片的CoW而論，其尺寸將從2023年的50x54mm，一路擴展至2026年66x68mm、2027年80x80mm；意謂12吋晶圓所能產出的AI晶片組數量，將從14顆遞減為11顆、4顆。由於CoW產能日益吃緊，亦將不斷墊高AI晶片組生產成本。

林峻生說，反觀面板級封裝尺寸，不論700mm x 700mm、600mm x 600mm，甚至最小的510mm x 515mm，生產面積都是12吋晶圓的數倍之多，加上方形基板更易實施晶片布局擺放，也就不難理解IC公司為何認定PLP是大勢所趨，連帶為CoPoS造就莫大機遇。

憑藉RDL研發量產經驗，突破PLP製程挑戰

面板化概念一是封裝之中介層從Wafer改為Panel型式生產，另一則是針對IC載板，由有機載板改為玻璃載板。隨著Intel於2023年宣佈將下一代載板轉為玻璃載體，主要透過玻璃通孔（TGV）製程技術形成導電層，通連晶片上下電路的基板。主要看重玻璃相較有機板不易翹曲、訊號不受干擾且散熱性佳。

Manz亞智一直以來投入RDL製程設備，目前也已開發玻璃基板製作導電層相關設備，迄今陸續開發清洗、顯影、蝕刻、剝膜、電鍍等完整濕製程設備，足以挾著豐富經驗值，協助產業界縮短學習曲線，加速達成玻璃載板量產目標。

從圓轉方的封裝製程，不論是材料及設備都需投入研發量能，林峻生認為由於Panel面積大於Wafer，製程大相徑庭，CoPoS製程的概念無疑是解決產能問題的最佳解決方案之一；然克服翹曲、均勻度等問題以達到高解析的導電線圖案，將是對良率的一大挑戰。

上述挑戰，反而凸顯亞智的優勢與機會點。因為亞智投入面板級封裝製程設備甚久，已累積豐富的量產方案交付實績，亦深知相關客戶之翹曲、均勻度議題，所以與電鍍液、玻璃等材料供應夥伴緊密合作，以快速協助客戶解決相關生產議題，目前Manz亞智在扇出型面板級封裝FOPLP以及玻璃通孔TGV皆建置關鍵設備模組，為客戶提供試量產前驗證。

展望下一步，亞智將持續研發，力求讓RDL佈線結構不斷突破，以滿足客戶對AI晶片線寬線距極小化的嚴格要求，從10µm 降至5µm，甚至朝2µm、1µm邁進，稱職扮演先進製程的助攻角色。