創意電子完成AVS技術的UCIe 40Gbps IP設計定案

先進特殊應用積體電路(ASIC)領導廠商創意電子(GUC)今天宣布，已正式設計定案每通道40Gbps的 Universal ChipletInterconnect Express(UCIe)實體層IP在台積電N5製程，超越UCIe目前的最高速度，可運用於AI/HPC/xPU/網路應用。

UCIe 40G小晶片介面提供領先業界的頻寬密度，每毫米晶片邊緣可達1,645 GB/s。此IP支援高達40Gbps的任何速度，並採用自適應電壓調節(AVS)技術來降低供電電壓，能在滿足所需速度時達到2倍的能源效率提升。此晶片係採用台積電CoWoS(Chip on Wafer on Substrate)先進封裝技術完成組裝。

繼創意電子在2023年推出全球業界第⼀個UCIe 32G在台積電N3P製程的解決方案後，為了滿足人工智慧 (AI)/高效能 (HP)/網路應用中多晶粒整合對高頻寬的需求，創意電⼦更進⼀步完成了UCIe 40G在台積電N5製程的設計定案。

為了進⼀步降低實體層功耗，創意電⼦採⽤⾃適應電壓調節(AVS)技術，最佳化PHY供電電壓和驅動強度，將能源效率提升2倍。

透過訓練演算法選擇最低的供電電壓和驅動強度，以符合眼圖開啟裕度(Eye-opening margin)的標準，確保在電壓和溫度變化的情況下能穩定運行。此IP整合了經過矽驗證的proteanTecsI/O訊號品質監視器，在資料傳輸的任務模式下，可以時時監控訊號品質，不需重新訓練，也不會造成任何資料傳輸中斷。

為了便於整合，創意電子使用UCIe串流協定開發了AXI、CXS和CHI線路的橋接器。這些橋接器經過最佳化，具備高流量密度、低功耗、低資料傳輸延遲，以及高效率的端對端流程控管等優異特色，有助順暢無礙地由單晶片NoC轉換至小晶片架構。

這些橋接器支援動態電壓頻率調節(DVFS)，可以在確保資料流不中斷的情況下，完成數位供電電壓和匯流排頻率的即時變更。為了支援 在台積電SoIC-X底部晶粒的IP整合，在加入用於供電和介面訊號的矽穿孔(TSV)之後，可以採用「面朝上」的放置方式。

創意電⼦⾏銷⻑Aditya Raina表示：「我們很榮幸宣布推出支援40 Gbps並且能源效率提升了2倍的新⼀代的 UCIe IP。我們採用台積電的7奈米、5奈米和3奈米技術，建立了完備且經過矽驗證的2.5D/3D小晶片IP產品組合。針對包括CoWoS、InFO及TSMC-SoIC等台積電3DFabric產品，創意電子將結合自身的設計專業能力、封裝設計、電氣和熱模擬、DFT與生產測試能力，為客戶提供穩健且全方位的解決方案，協助他們縮短設計週期，快速推出人工智慧(AI)/高效能運算(HPC)/xPU/網路等產品。」

創意電⼦技術⻑Igor Elkanovich表示：「我們致力推出速度最快、功耗最低的2.5D/3D小晶片介面IP，讓客戶順暢無礙地由單晶片轉換至小晶片架構。2.5D與3D封裝現在都趨向使用HBM3/4、UCIe及GLink-3D介面，這有助於日後研發出⾼度模組化且遠⼤於光罩尺⼨的新⼀代處理器。」

若要進⼀步了解創意電⼦的UCIe IP產品組合和台積電的CoWoS/3DIC全方位解決方案，請聯絡您的創意電子銷售代表，或寄送電子郵件。