Cadence助創意電子於先進FinFET製程3D堆疊晶片設計投片成功

創意電子成功於先進 FinFET 製程上實現複雜的3D堆疊晶片設計並完成投片。該設計採Cadence Integrity 3D-IC平台，於覆晶接合（flip-chip）封裝的晶圓堆疊結構上實現Memory-on-Logic3D晶片堆疊配置。Integrity 3D-IC平台中的Cadence Integrity System Planner與Cadence Innovus設計實現系統無縫整合，讓複雜設計中的晶圓對晶圓介面規劃和分層晶片堆疊得以實現。這款晶圓堆疊WoW設計已成功的通過首次矽片驗證。

針對WoW 3D堆疊應用，Integrity 3D-IC平台可提供晶片上以及晶片外的跨晶片的時序分析、電網規劃、IR 和熱分析以及無縫接軌物理驗證。為完成投片成功，創意電子採用特別為處理跨晶片3D規劃和針對系統級分析的整合分析工具 - Integrity 3D-IC平台。規劃完成後，3D堆疊晶片在Innovus設計實現系統中全面實現設計，並以Voltus IC電源完整性解決方案執行IR分析，再透過Integrity 3D-IC平台進行系統級LVS驗證。

創意電子設計服務資深副總經理林景源（Louis Lin）博士表示，在先進 FinFET 製程上讓晶圓堆疊設計成功投片，激發真實的3D-IC技術未來潛力，又向前邁進一步。Cadence的Integrity 3D-IC平台能夠在完整3D 堆疊的所有層級上無縫工作，使用最先進的技術用於跨晶片的電路分割、時序分析、封裝布局和分析等自動化技術在覆晶接合封裝上，實現複雜的堆疊晶片設計。Cadence 3D-IC平台解決方案的自動化和優異特性幫助我們處理高複雜、多晶片的堆疊設計，持續為先進 FinFET 製程上提供創新方案。

Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶（Chin-Chi Teng）博士表示，隨著多晶片解決方案的研發，產業對其自動化的需求增加，更需要全面的解決方案，以因應堆疊晶片系統的晶片上以及晶片外的複雜度。Cadence 的 Integrity 3D-IC 平台整合3D-IC設計和分析功能，更結合頂尖的SoC和封裝設計實現技術與系統級規劃和分析工具。隨著3D堆疊晶片配置產生變化，產業必須持續因應需求持續開發，而Integrity 3D-IC平台扮演了下一代3D-IC設計關鍵推動者，實現在功耗、效能和面積等系統驅動技術的協同與最佳化。

Cadence Integrity 3D-IC平台解決方案的自動化和特性，協助創意電子在先進FinFET製程上提供創新的多晶片堆疊設計方案，為下一代3D-IC設計開發奠定了基礎。