Mellanox採用Mentor Tessent解決方案

Mentor Graphics公司宣布Mellanox Technologies已將全新的Mentor Tessent階層化ATPG解決方案標準化，以管理複雜度及削減其先進的積體電路(IC)設計生成測試向量所需的成本。高品質的IC測試需要大量的製造測試向量，Mellanox運用Tessent階層化ATPG，顯著減少了生成這些測試向量所需的處理時間和系統記憶體。

Mellanox Technologies後端工程副總裁Evelyn Landman表示，每一個新設計週期生成測試向量所需的時間迅速增長，這也就增加相關的測試成本。選用Mentor Graphics的Tessent階層化ATPG流程可減少當前設計的執行時間。由於此解決方案的可擴展性較高，計畫在未來的設計中繼續使用該方案。

Tessent階層化ATPG流程採用分治法，即將整個ATPG任務分解為更小的模組，更加便於管理。此時，將會生成用於頂層互連邏輯的壓縮測試向量。此技術可使需要大量運算的DFT步驟免於成為流片過程中的瓶頸，並且加強測試流程的可預測性。

相比在所有模組和頂層互連邏輯在晶片級運行ATPG，階層化ATPG方案可顯著減少執行時間和記憶體佔用。一般而言，執行時間可縮減5~10倍，而記憶體佔用節省比例甚至更高。由於所有內核使用掃描通道方式的效率得到提升，階層化ATPG通常可使測試向量數量減少2倍，測試時間也相應得以減少。

Mentor Graphics的Tessent DFT和ATPG產品的產品行銷總監Stephen Pateras表示，很多客戶都在使用階層化設計法管理設計規模和複雜度。大多數客戶都已清楚他們的測試生成流程必須與此階層化方案相契合，全新的階層化ATPG解決方案不僅可擴展100M以上的門級設計，而且可使DFT和ATPG能更容易地分配於不同的設計小組並在設計週期中更早運行，從而加速進度。