先進IC封裝技術往TSV 3D IC為必然發展方向

高整合與高效能兼顧　台積電先進封裝技術朝TSV 3D IC技術發展   資料來源：TSMC，2020/8

2016年台積電擊敗三星電子(Samsung Electronics)，取得蘋果(Apple)A系列應用處理器獨家晶圓代工訂單，其中所憑藉的，除優異的製程微縮技術外，當時台積電所開發全新IC封裝技術整合型扇出晶圓級封裝(Integrated Fan Out Wafer Level Package；InFO WLP)亦成為勝出關鍵因素之一。自此，也讓後段IC封裝技術成為IC製造重要顯學。

5G加AI　IC製造所面臨挑戰

在5G與人工智慧(AI)引領下，讓行動運算(Mobile)與高效能運算(High Performance Computing；HPC)等領域成為全球半導體市場重要成長動能，這也使得相關核心運算晶片製造除面臨高效能、低成本、低功耗、高安全，及小面積等挑戰外，晶圓代工業者在摩爾定律(Moore's Law)推進速度放緩情況下，系統單晶片(System on Chip；SoC)已難滿足終端市場及時上市(Time to Market)與多功能整合的要求。

此外，也正因5G與AI技術普及，相關核心運算處理器亦朝多晶片整合與記憶體整合兩大方向發展。其中，多晶片整合方面，IC製造業者將面臨高I/O密度、高設計彈性、小間距互連等技術挑戰。在記憶體整合方面，IC製造業者亦將面對記憶體高容量、高頻寬、高效能與低功耗等技術上要求。這也使得包括晶圓代工與整合元件廠(Integrated Device Manufacturer；IDM)等IC製造業者相繼投入先進封裝技術領域。

台積電於先進封裝布局

實際上，台積電早於2011年下半就已跨入後段IC封裝領域，推出結合矽穿孔(Through Si Via；TSV) 技術，並在晶片與基板間插入矽中介層(Silicon Interposer)的2.5D　CoWoS(Chip on Wafer on Substrate)封裝製程。

若與垂直堆疊的層疊封裝(Package on Package；PoP)與系統級封裝(System in Package；SiP)解決方案相較，台積電CoWoS由於走內部訊號，效能與低功耗表現上優於PoP與SiP，但由於採用矽中介層與矽穿孔技術，製造成本遠高於PoP與SiP。此外，台積電CoWoS解決方案晶片是以side-by-side方式將晶片併排在矽中介層上，因此，IC面積也大於PoP與SiP的解決方案。

隨台積電製程微縮技術與IC設計能力推進，加上良率提升，CoWoS也由4顆現場可程式邏輯閘陣列(Field Programmable Gate Array；FPGA)晶片併排同質整合的第一代產品，到單一核心運算晶片搭配多組高頻寬記憶體(High-Bandwidth Memory；HBM)異質整合的第二代產品，2020年將推出多顆核心運算晶片搭配多組HBM的第三代CoWoS，不僅能將中介層面積有效提高至3倍，也將使HBM記憶體容量最高可提升至128GB，大幅提升HPC晶片的運算效能。

由於CoWoS採用在矽中介層上進行矽穿孔的製程，製造成本相對偏高，封裝後IC面積較大，較不適用於行動裝置產品，因此，台積電於2014年推出晶圓級封裝InFO解決方案。

InFO基本上就是將有著已知合格晶元(Know Good Die；KGD)的重構晶圓放在載體上，並經過晶圓級壓縮成型，並使用薄膜技術進行重分佈線路製程(Redistribution Layer ；RDL)，再進行晶圓級組件分拆製程。InFO基本上屬於晶圓級封裝，具有IC面積較小的優勢，加上封裝無需採用矽中介層或載板等材料，因此，與CoWoS相較，InFO具整合能力更高與低成本的競爭優勢。

在看好HPC將成為未來半導體市場重要成長動能前題下，台積電也將InFO技術持續升級，除在2019年相繼推出InFO_OS(on Substrate)與InFO_MS(Memory on Substrate)等解決方案，主要即是整合多顆SoC晶片，及SoC晶片整合HBM，以InFO技術封裝，達到效能提升與提高記憶體容量的目的。

2020年8月台積電更進一宣布推出將包括晶片陣列、電源供應、散熱模組等整合，利用高達 6 層RDL製程技術，將多顆晶片及電源分配功能連結，再將其直接貼合在散熱模組上的整合型扇出系統級晶圓(InFO System on Wafer；InFO_SoW)技術。台積電也憑藉InFO_SoW技術加7奈米製程，取得博通(Broadcom)與特斯拉(TESLA)共同開發車用HPC晶片代工訂單。

台積電、三星、英特爾皆發展TSV 3D IC封裝技術

無論是CoWoS或InFO解決方案，皆採晶片併排方式加以封裝，雖因晶片與晶片併排距離拉近而達到封裝後IC面積縮小目的，但仍較採垂直堆疊的PoP與SiP封裝解決方案的IC面積大許多。

因此，包括英飛凌(Infineon)、飛思卡爾(Freescale)、日月光(ASE)等封測廠與IDM分別推出3D FOWLP解決方案。但無論是那一家3D FOWLP解決方案，上層晶片仍是採載板與打線方式加以連結，所以將降低FOWLP在效能提升的優勢。

在高效能、高整合、小面積、低功耗等IC產品要求下，加上各IC製造廠商皆希望能與客戶達成更緊密的合作，除台積電外，三星、英特爾(Intel)等大廠亦加速先進封裝技術開發與產能布建，打造整合IC前後段製程一條龍供應鏈，並先後推出採TSV技術的異質整合3D IC解決方案。

英特爾於2018年12月即出命名為「Foveros」3D邏輯晶片封裝技術，其架構為透過TSV技術與微凸塊(micro-bumps)，將不同的邏輯晶片以Face-to-Face方式堆疊並連接起來。

根據英特爾所發布資料，Lakefield處理器不僅在單一晶片中使用一個10nm FinFET製程的主核心，還配置4個10nm FinFET製程的小核心，此外，還內建LP-DDR4記憶體控制器、L2和L3快取記憶體，及一個11代的GPU，但整體IC面積僅12mm x 12mm，所仰賴的就是Foveros 3D封裝技術。目前英特爾Foveros技術已應用於10奈米製程，未來也將往7奈米製程推進。

三星於2020年8月宣布推出名為「X-Cube」3D IC封裝技術。事實上，三星已透過X-Cube封裝技術將4顆SRAM堆疊在邏輯核心運算晶片上，並透過TSV技術進行連接，X-Cube封裝技術已應用於7nm EUV製程，並在次世代5nm製程進行驗證，未來將鎖定HPC、5G、AI等應用領域。

台積電在2018年技術大會中即宣布推出系統整合晶片(System on Integrated Chips；SoIC)的異質整合多晶片3D IC封裝技術。

實際上，SoIC封裝技術建構在Wafer-on-Wafer(WoW)與Chip-on-Wafer(CoW)多晶片堆疊技術上，以Face-to-Face或Face-to-Back方式堆疊，並採用TSV技術將晶片加以連結。由於SoIC是採3D堆疊方式進行封裝，因此，IC面積將明顯較CoWoS及InFO縮減。

台積電更在2020年8月技術大會中宣布，將 CoWoS、InFO、SoIC、Chip on Wafer、Wafer on Wafer等先進3D封裝技術彙整，推出TSMC 3D Fabric平台，以解決為客戶整合邏輯晶片、高頻寬記憶體、特殊製程晶片的需求。