寄生元件參數擷取

在電子設計自動化中，寄生元件參數擷取(parasitic extraction)是寄生效應於設計裝置及所需的電子電路的有線介面兩者之間的計算，包含：詳細設備參數、寄生電容、寄生電阻、寄生電感(parasitic inductances) (通常稱作寄生器件、寄生元件或簡稱作parasitics)。

寄生元件參數擷取的主要目的是創建該電路的精確的模擬模型，詳細的類比以仿效精確的數據並模擬電路回應。數據電路回應常常用於填充信號延遲和裝載計算數據庫，比如：定時數據分析、電路仿真和信號完整性分析。模擬電路通常以詳細的測試平台上運行，以表明是否額外寄生擷取仍將允許設計的電路運作。

早期的集成電路(integrated circuits)的佈線影響是可以忽略不計，並且電線不被認為是該電路的電子元件。然而在互聯的0.5微米技術節點的電阻和電容的下方開始對電路性能形成顯著的衝擊，互聯的收縮過程技術電感的影響也變得很重要。互連寄生效應主要包括：信號延遲、信號噪音、IR下降(電壓的電阻成分)。

在產業合作上，2013年台積電曾與新思科技(Synopsys)合作，就設計工具進行16奈米FinFET V1.0版驗證，合作內容包含元件模型模擬(device modeling)和寄生元件參數擷取。(江凱狄)