Ansys Totem讓R&D節省時間及早發現線路佈局問題

典型的客製化IC設計流程。Ansys

在類比、混合訊號這類電路的設計過程中，由於研發工程師需要頻繁微調電路布局，甚至要完全手動設計，不像數位電路可以依靠EDA工具來實現布局自動化，因此，隨著類比、混合訊號電路的設計日益複雜，研發工程師在進行布局繞線（Place & Route, PR）時，犯錯的風險也大幅提高。如何及早發現設計失誤並予以糾正，而不是等到設計簽核（Sign-off）後才回頭修改設計，成為IC設計團隊在研發時程管理上，必須正視的課題。

円星科技（M31）設計工程總監吳展良指出，類比或混合訊號電路的IC布局，不像數位IC設計流程可以依靠EDA工具來自動產生，因此這類電路的IC布局工作，通常是由專門負責PR的IC Layout工程師手動畫出來的。然而，由於電路設計日益複雜，一個類比電路所使用的光罩層數往往可達30~40多層，若完全靠工程師手動繪製後，再來檢查是否正確，往往會有疏忽或遺漏的地方。例如在晶片內實現垂直連接的通孔（Via），就很容易出現各種問題。

此外，電路設計日益複雜，也導致晶片內的電源分配網路（PDN）布局作業遇到諸多挑戰，例如布局完成後，PDN的實際特性與電路設計工程師原先的預期不符，導致IR Drop或電致遷移（Electromigration, EM）相關問題產生。

在目前的客製化IC設計流程（圖1）中，IR/EM的驗證是在設計簽核的非常後期才會執行。實務上，當設計流程跑到IR/EM驗證的時候，距離設計定案（Tape Out）往往只剩下幾天時間。因此，倘若在IR/EM驗證的時候發現問題，設計團隊必須迅速完成設計修改作業，否則會趕不上預定的Tape Out時程。對IC設計團隊而言，這是非常痛苦的事情。
 
要避免在最後關頭因為IR/EM問題回頭修正設計的情況發生，最理想的做法就是在布局繞線完成後的設計規則檢查（DRC）與電路佈局驗證(LVS)階段，就同步執行IR/EM的檢核，如圖2。但實務上要做到這點並不容易，因為要獲得精準的IR/EM結果，必須對電路進行動態分析，並使用相對複雜的模擬工具。這類模擬工具的執行時間（Run Time）很長，也需要非常高階的硬體資源來支撐。
 
不過，IR/EM是否一定要等到動態分析所產生的精準結果才能判斷，是個可以討論的問題。事實上，有很多布局繞線階段所產生的問題，只要靠靜態分析就能發現。與動態分析不同，執行靜態分析所需要的運算量相對低，這意味著IC布局工程師可以在合理的時間內獲得靜態分析的結果，也不需要昂貴的硬體。

因此，布局繞線完成後，在既有的DRC、LVS之外，額外增加基於靜態分析的IR/EM檢核，負責布局繞線的IC布局工程師就能及早發現設計上的問題或失誤並加以修正，而不是等到Tape Out在即才發現問題。

安矽思（Ansys）所提供的Totem，是廣受業界信賴的電子壓降和電致遷移多重物理量簽核解決方案，適用於電晶體層級和混合訊號設計。除了動態分析外，Totem也能支援靜態分析，而且與目前業界其他類似的分析工具相比，Totem只需要提供GDS、P/G Power/電流的規格，就能針對IR/EM進行靜態分析，這意味著IC布局工程師只要完成自己的工作，再結合電路設計工程師提供的P/G規格，就可以立刻執行相關分析作業，不需要一整套的模擬作業。

吳展良總結說，把IR/EM分析從設計簽核的後段拉到布局繞線後的DRC/LVS流程，在IC設計實務上有極大的價值。雖然靜態分析的結果不一定完全符合真實的晶片運作情況，但其所提供的資訊已足以讓IC布局工程師快速檢視自己的工作成果，及早發現設計上的問題，而不是等到晶片快要Tape Out了，才在最後一刻發現問題。這個概念有點像COVID-19（新冠肺炎）的快篩，雖然準確度無法跟PCR相比，但在應用上來說，已經足夠了。

不過，要讓IC布局工程師很方便地執行IR/EM靜態分析，還是必須要回歸到布局繞線團隊的資源限制跟條件。IC布局繞線設計與電路設計簽核畢竟是兩個不同職能的團隊，所擁有的設計資訊、習慣使用的工具與硬體資源都不一樣。考慮到這點，在眾多可以執行IR/EM靜態分析的工具軟體中，Ansys的Totem無疑是最好的選擇。