當DRAM標準規格問世後，馬上改變產品的市場競合規則。DRAM有JEDEC（Joint Electron Device Engineering Council）制定的規格，各公司的產品在電壓、頻率、訊號序列、I/O管腳等定義是完全相同的；也就是說，把模組條上的一顆DRAM置換成另外一家公司相同規格的DRAM，理論上是可行的。所以產品的競爭領域就只侷限在產品推出的時間、成本（製程和良率）和可靠性上。先推出的新標準規格產品雖然市場較小，但享有較高的溢價；用較先進的製程來生產相同規格產品的成本顯然較低。這兩個因素是產品規格標準化後產生的內建機制，迫使各廠商奮力研發新製程。市場面上產品規格的統一標準化，意味著產品的大宗商品化（commoditization）。大宗商品市場的特性是供應商與顧客的交易程序簡單、但是黏著度不高。由於同質商品流動性高，而且與計算相關的系統應用對DRAM的使用量很有彈性—當DRAM佔成本比例時就少買些，所以市場對供需平衡的敏感度極高。大宗商品的價格起伏幅度極大，這也解釋為何記憶體市場經常性的面臨一歲一枯榮的景況。由於大宗商品的產品價格是主要的競爭因素之一，較低的價格讓應用方的系統成本也隨之降低，銷售量變大，反過來回饋到DRAM市場變大。此乃大宗商品特性所帶來的良性循環。在產業的價值鏈中儘可能的增加企業加值節點，以增加企業的競爭優勢的策略，稱為垂直整合。過去很多電子、通訊廠商採用這個策略因而進軍半導體產業，早期的有如AT&T、IBM等，授權技轉給台灣的RCA也是一家系統公司。包括日本全盛時期的NEC、東芝（Toshiba）、日立（Hitachi）、富士通（Fujitsu）等，以及南韓三星電子（Samsung Electronics）、樂金（LG）、現代（Hyundai）原先都是系統公司，也都是依這思路進入半導體領域。DRAM有規格標準之後，相關的上下游零件—譬如CPU與DRAM，乃至於與系統之間就不需要有密切的合作，雙方一切照標準規格操課就行了。此導致一個重要的產業結構的變化：上下游垂直整合失去策略優勢。所以在DRAM環節的廠商可以專心致力於單一產品的量產，追求規模經濟。由較大營業額產生的較大利潤可以支援獨立的製程研發，進一步拉開與競爭對手的技術差距，整個產業慢慢往寡佔的方向演變。甚至只是「類標準」都有可能啟動相近的產業正向循環。記得PC是如何快速崛起的嗎？IBM首代PC問世後，第二代、第三代的PC XT、AT業界就有IBM compatible的類標準產生。這一方面是由於IBM在產業前期的主導地位，也因為在硬體方面英特爾（Intel）近乎壟斷的供應與微軟（Microsoft ）Windows OS在軟體方面的強勢崛起。框架邊界的明確定義，促使與之協作各式零組件規格的迅速明確化，協力廠商可以立即專於注於單一產品的優化而建立規模經濟，整機的價格可以持續降低，再次擴大系統以及零組件的市場規模，這也是台灣半導體及電子與通訊系統製造業早期發展的契機。抽象地來說，規格化提供產業鏈各價值環節的連接標準規格，弱化垂直整合優勢，這使得單獨的產業鏈價值環節有生存的可能。當個別產業鏈價值環節專精於單一產品的生產，規模經濟得以建立。對於半導體產業而言，與系統製造業可以垂直分工是重要的一步。可以垂直分工意味著可以分取較多的利潤，進而投入尖端製程的研發，這對於半導體產業的發展、茁壯至關重要。由產業的發展歷史中也可以看到，原先由系統業者藉垂直整合伸向半導體業者幾乎全多褪去，僅存的也在努力剝離系統業務與半導體業務之間的關係。這是已發生過的產業歷史。

在今年（2023年）記憶體價格大幅跌落之前，半導體產業中的產品個別市場排名分別是DRAM（13%）、NAND Flash（11%）以及CPU（9%）。如果將記憶體歸成一大類的話，其總銷售額還是遙遙領先其他類別，無與倫比。之所以會有這樣的排序，主要是因為計算機理論的von Neumann架構中，記憶體與處理器是唯二被提及的硬體，所以處理器與記憶體在各類計算相關的系統產品中—包括手機，都是用策略採購管理的最重要零件。記憶體中的DRAM有由JEDEC（Joint Electron Device Engineering Council）機構所制定的全球標準規格，譬如現在常見的DDR4、LP DDR4、DDR5等。JEDEC也制定NAND標準規格如ONFI（Open NAND Flash Interface）4.0、5.0等，雖然這個標準沒有如DRAM規格般的有較強的拘束性，但是各廠家的NAND產品在加上微處理器後形成的永久記憶模組也大致通用。記憶體有全球統一規格標準，此對現代半導體產業景觀的塑造有決定性的影響。最早的DRAM規格標準是JEDEC於1987年訂定的FPM（Fast Page Mode），這個年份距離電晶體的發明已經歷過40年，摩爾定律的恆常推進已經有些吃力。但是DRAM那時最大的應用市場是PC，新興大市場才出現不久，有蓬勃發展的生機。此時的主要半導體公司除了老牌的美國半導體公司如英特爾（Intel）、德儀（TI）、超微（AMD）、摩托羅拉（Motorola）、National之外，另外日、韓系統廠商如富士通（Fujitsu）、日立（Hitachi）、NEC、東芝（Toshiba）、三星電子（Samsung Electronics）等也紛紛成立半導體公司，這些就是後來在90年代DRAM市場競爭大放異彩的公司。DRAM有一段時間是整個半體導產業的技術驅動者（technology driver），主要的原因有二：一個是產品特性的因素，另一個是市場因素。DRAM中有超過一半的面積是記憶體陣列，其單元形狀相同，結構呈高度重複性。製程微縮對於晶片面積的減少、乃至於成本的降低效果是直接而且顯而易見的。因此，製程微縮成為此產品領域的主要競爭因素。市場因素方面，DRAM在80年代末期約略佔整體半導體市場30~40%的比例。也就是說，半導體市場盈餘主要落在DRAM領域，因此製程研發所需要的經費由DRAM來領軍是理所當然。台灣經歷過的產業發展，也見證此一過程。現在成為晶圓製造的常見設施與設備，如12吋晶圓廠、DUV、CMP等，在台灣都是先由DRAM廠商領先使用的，這種趨勢一直至2000年初後才開始反轉。 

繼先前南韓總統文在寅發布南韓10年半導體產業發展計畫後，2023年5月南韓科學技術情報通信部（Ministry of Science and ICT）再公布10年研發路線圖。前者著重在產業目前的實際發展方針，聚焦在系統晶片，其中最重要的2個部分自然是IC設計公司和代工產業。計畫明顯的以台灣為例，這自然是要與台灣在此一領域一較長短了。至於10年研發路線圖，是結合產業、政府與研究機構的力量，研發新興記憶體（emerging memories）、邏輯晶片與先進封裝，這幾乎囊括半導體產業的全部未來新科技了！政策沒有重點？不，這不是產業發展計畫，而是前瞻性的科技研發，涵蓋面要比較廣，目的是買保險。譬如在新興記憶體方面，研究項目全面性覆蓋FeRAM、MRAM、PCRAM、ReRAM等。如果有一種產品終將勝出，也不會因研發項目的選擇而錯失。大面積覆蓋前瞻性科技的策略自然有經費和人力的問題，但是南韓GDP在2022年居世界第十二位，對於國家最重要的產業以舉國之力奮力一搏，南韓有這個能力，也是正確抉擇。南韓的計畫中有2個亮點值得台灣注意。一個是in-memory-computing，這是在記憶體中直接執行運算。原來電腦von-Neumann架構中，處理器與記憶體分處2個位置，原始資料與計算結果就在二者中奔波。如此的架構對現代高速、大量運算已形成功耗和速度的瓶頸，因此在記憶體中直接完成計算並且當地儲存就成為解決方案之一。這1個議題已經在近年各個半導體會議中得到愈來愈多關注。另一個亮點是神經型態晶片（neuromorphic chips）。這是一種模擬人腦中神經元和突觸的結構來執行學習、思考和記憶的功能。現在的人工智慧（AI）計算是以GPU晶片為主力。台灣半導體產業正因為ChatGPT快速崛起而大發利市，未來有可能以神經型態晶片執行AI計算。英特爾（Intel）已有2代產品問世。這二者在業界都是已熟知的未來趨勢，重點在於這二者都是以新興記憶體為基礎結構的。台灣代工業者當然也會涵蓋嵌入式新興記憶體的發展，但是終究不若專精於獨立式記憶體廠商那般上心。台灣記憶體廠商過去雖然產量曾經在世界高居第二位，但是因為個別廠商的規模相對太小，無力負擔NAND開發費用，又經歷了2009年金融海嘯的摧殘，因而掉隊了。沒有足夠本土記憶體廠商的加入，在這些領域台灣的發展是較為欠缺的。甚至是先進封裝，台灣也存有相同的問題。WoW（Wafer-on-Wafer）、CoW（Chip-on-Wafer）等3D封裝技術中含有2個以上的晶片，譬如CIS或者邊緣計算，其中有的有DRAM等記憶體晶片，一般是由專業記憶體廠來設計與製造。台灣沒有本土的記憶體晶片支援，在未來的競爭上勢必遭遇挑戰。總的來說，南韓10年研發藍圖涵蓋未來半導體各個面向，以舉國之力戮力行之。計畫中充分利用南韓在記憶體領域中已經建立的絕對優勢投射於未來技術的發展。我的看法是這是個合理的計畫。我另外想問的是，台灣的政策呢？過去的5+2+2+1中的半導體（後來被迫加上去的）以及最近一任內閣的6項計畫中關於半導體的部分都說了些什麼，有誰記得？又真的完成了哪些？或者，更直接些，台灣有半導體國策嗎？

半導體的技術路線路自2016年從原先比較專注於製程微縮的「國際半導體技術藍圖」（ITRS Roadmap），轉換成「異質整合」（Heterogeneous Integration Roadmap）後，CIS首先將畫素陣列和ADC & ISP用WoW（Wafer-on-Wafer）先進封裝方堆疊起來，而晶片鍵合的方式為銅混合金鍵合（copper-copper hybrid bonding；HB）。延伸報導晶片的房地產開發—以及晶圓背面的利用（一）如此晶片堆疊方式讓原來功能、製程各異的模組各自以最適合製程分別製造，得到的結果是製程簡化，總體效能大幅提升，譬如2個堆疊的晶片中可以有較多的I/O連線、電阻下降、功耗減少、速度變快等優點。更重要的是，晶片的矽房地產基地的面積也大幅減少了。HB堆疊技術是目前各家公司推動的研發方向之一。以三星電子（Samsung Electronics）為例，利用HB，他們已展示可以堆疊16層晶片，咸信這是為未來的高頻寬記憶體（HBM；High Bandwidth Memory）做準備。這與前述的3D NAND結構不同。3D NAND 的記憶體陣列是在單一晶圓（monolithic）上製造，而用HB製造的HBM是在多個晶圓上製造DRAM。如果用建築的工法打比方，這比較像預鑄—各層在工廠中各自製作完成，到工地只做堆疊接榫。無論如何，這也大幅縮減工期和矽房地產面積，其他HB具有的優勢也自不待言。CIS做為HI的標竿產品目前已進展到以畫素陣列、DRAM、ISP等3個晶片以HB方式封裝成1個高效能產品的進程。未來可能還再加入人工智慧（AI）晶片，直接用CIS擷取出來的影像信號做邊緣計算。當這些晶片如此多層、緊密的堆疊時，散熱是一個大問題；另一個是電源供應，特別是高效能運算（HPC）或AI延伸的應用。2022年2月Graphcore推出Bow IPU，是將一個專門用於供電的晶圓，與另一IPU（Intelligence Processing Unit）晶圓以WoW的HB技術封裝在一起，解決IPU這類高耗電產品的供電問題。業界更常見的預期是用BS-PDN（Back-Side Power Distribution Network）的方式來解決供電問題。晶片供電首先要進入電晶體，但是傳統的供電電壓是從金屬線上方一路穿透晶片結構到底層的電晶體，不僅佔用空間，而且因距離較遠因而較耗電。BS-PDN是以另一個晶片做為電源供應的來源結構，將原有的晶片打薄背面，讓墊在底下的供電晶片能較近的直接對電晶體供電。如果要供電的物件是已經用WoW組織的多晶片產品，則供電結構可以直接在需要較大供電的晶片（通常是邏輯晶片）背面建構，省略一個襯底晶片。矽房地產的開發利用從微縮、地下室、3D、堆疊，現在連背面也要用上了，寸土寸金。 

直至今日，晶片的設計與製造都在講究矽晶圓的土地利用效率，稱之為矽房地產（silicon real estate）開發。傳統的晶片製造是將結構從做為基板（substrate）的矽晶圓上一步一步堆疊上去的，乃至於後段製程（Back End Of Line；BEOL）的金屬連線。一開始做為IC的基礎元件電晶體只做一層，像以前的平房，雖然房屋可以櫛比林立，但是整體的建築景觀是平整的2D街景。然後是地下室了。在DRAM發展製程的過程中，電容建構在過往方式之一是向下挖深溝，稱為深溝電容（deep trench capacitor）。電容存在於電晶體的水平面之下，算是地下室吧！這是積極爭取建築容積率的第一步。以上的平房、地下室的想法在人類史前文化就有，要不，到良渚文化遺址去瞧瞧。從電晶體乃至於金屬連線都建構於晶圓的一面，這一面叫前面（front side）。電晶體積體整合程度變高之後，整個晶片就像鄉村變成都市，公共設施如供電網、下水道、交通等就得納入都市計畫。晶片上最重要的公共設施至少包括有電源、信號和熱耗散。電源和信號由最上面的金屬連線層處理，而熱耗散猶如廢水，處理不好晶片便無法持續運作。很久以前處理熱耗散問題，腦筋動到晶圓背面（back side）。功率元件雖然不算是IC，但是由於功率元件高壓、大電流所產生的焦耳熱（joule heat）會讓晶片發燙，勢必要有快速排除廢熱的管道，於是有了BGBM（Back Grounding Back Metalization）的製程—將晶圓底部磨薄，然後鍍上金屬，讓電晶體的散熱快些。這個也可以用城市的基建打個比方：廢熱的下水道。再來是蓋樓了。3D NAND的製程驚才絕艷，只使用4、5個光罩便能做成32層的結構，大幅增加可能儲存的資訊數量。蓋高樓層的自由度一旦打開，建築物的容積率隨樓層數的增加而倍數大幅成長，減輕2D時代晶片地基必須持續微縮的壓力。再下來是處理信號的問題。晶片中傳統的信號大致以電子傳送，管道是製程中的各層金屬連線，至今仍是如此，但是這只是內部的信號傳遞形式。現在的晶片多才多藝，也可以從外界汲取資訊—譬如光，然後再轉成電信號，CIS （CMOS Image Sensor）就是最好的例子，其後也引領著半導體製程創造性的變革。傳統CIS架構與CMOS的建構過程相彷，先做光二極體（photo diode），這算是某種類型的CMOS，其功能是把接收到的光信號轉成電信號，以便後續處理。其上也有一般晶片的幾層金屬連線，更上面有光線進入後的微鏡頭（micro  lens）和濾色片（color filters）。微鏡頭這端叫前端（front side），是晶片的正面（face）。這整個製程就依循CMOS製程的傳統的智慧。但是光進來後先要穿越正面幾層滿布金屬線的縫隙，以及晶片的中層結構，才能抵達對光敏感的光二極體。光的吸收效率很差。從工程設計的角度來看，光經微鏡頭、濾光片後應該先抵達光二極體，直接讓它吸收，轉化成電信號，然後經金屬連線把信號送出去，這才是合理的設計。之所以會變成如此彆扭的結構，乃因半導體CMOS製程在演化過程中，就是將CMOS先置於底部，再將線路逐漸長上去的。無獨有偶，大部分的生物的眼睛也有如此因演化過程產生的工程謬誤。人類眼睛的盲點就是在光敏細胞的演化過程中，視神經先長到視網模前，這個演化的遺跡殘留到以後更複雜的眼球結構之中，視神經阻擋視網膜對光線的部分吸收，以致於接近視界的中心點兩側都有對影像無感的盲點。演化無法重來，但是工程可以重新設計。CIS如此彆扭結構，解決的方法就是從晶片背面著手：光的進入孔道微鏡頭、濾光片從比較接近光二極體（視網膜）的方向進來—就是晶圓的背面，在光二極體處轉化成電信號後再由上層的金屬線路（視神經）送出去處理。這樣的結構不會讓光被金屬連線阻擋干擾，結構合理多了。如此的CIS結構叫背面照明（BI；Back-side Illumination），而老一代的CIS則叫前面照明（FI：Front-side Illumination）。光是一種信號，比之於建築中的線路屬於弱電系統，現在晶片中的部分弱電線路也地下化了，像是光纖或電纜。CIS的結構本來就由多種效能的晶片功能模組拼湊起來，至少包括像素陣列（pixel arrays）、類比線路（Analog to Digital Converters；ADC）、邏輯線路（Image Signal Processors；ISP）等組成，而這些模組在半導體製程看來就是異質（heterogeneous）。因此在異質整合（heterogeneous integration）的年代開始後，CIS的結構創新引領許多矽房地產變革的生發。

2023年5月21日中國國家互聯網資訊辦公室發布消息稱，美光（Micron）在中國銷售的產品未通過網路安全審查。按照中國《網路安全法》等法律法規，中國境内關鍵資訊基礎設施的營運者，應停止採購美光產品。針對這件事，南華早報在2023年5月29日已做評論。在中美科技對峙的氛圍下，美國的科技公司遭逢此種裁定是意料中事，美光成為箭靶是因為「美光是美國對中國不僅提起多次智慧財產權訴訟，還經常遊說美國反對中國的大型晶片產業公司」。南華早報這一部分的陳述離事實並不太遠，美光是全世界記憶體廠商中最常使用非商業競爭手段打擊同業的。專利侵權、反傾銷（anti-dumping）、反補貼（counter-veiling）等手段使用得淋漓盡至，充分利用美國在國際政治的力量，以及過去是世界重要半導體市場的主場優勢。世界上沒有任何一家記憶體公司能倖免於此困擾。即使其本身亦有涉案在DRAM反壟斷案中，美光也以其較熟悉的反壟斷局寬大處理計畫（Leniency Program）最後安然脫身。美光如此常態行為，的確較容易成為反制的對象，但是中國政府是否真正以此因素為主要考量而下此決定，就不得而知。中國官方宣布的根據或理由令人費解，主要是因為DRAM的產品特性，它是「大宗商品（commodity）」。DRAM產品有世界統一的規格，像DDR4、DDR5、LP DDR4等介面規格，同一規格的產品，其電壓、傳輸速度、訊號次序等規格是完全一樣，都是由JEDEC這個組織統一制定的。理論上，一家公司某一特定介面的產品完全可以被另一家公司相同介面的產品直接插拔替代。如果美光的產品要刻意增加其他公司沒有的「功能」，這些增加的線路勢必在產品的成本上重懲美光。所以說這個根據或理由，業內人士很難理解。如此措施會引發哪些市場反應呢？當前的記憶體市場由於PC和手機市場的低迷，處於極端的不景氣狀態之中，這是整個產業現在共同感受。這個裁定對於美光的短期衝擊雪上加霜是顯而易見的。但有幾個理由會讓這個裁定的影響可能沒有想像中的嚴峻。第一，是美光的前置準備。這幾年中美科技的對峙已經持續多時，特別是美光在與晉華進入訴訟程序之後，美光不可能沒有應變計畫，否則就是經營得太漫不經心了。第二，是美光傳統的市場策略。美光在很長一段時間內的市場策略是極大化利潤，而不是保持客戶的黏著度，理由是前述的DRAM是大宗商品這一原因。由於記憶體是大宗商品，很難由產品的差異化來提升顧客的忠誠度，利潤極大化是合理的市場策略。基於此一市場策略，美光銷售體制使產品銷售對象轉換的彈性即相對較高。第三，還是大宗商品的特性所導致的。DRAM由於可相互替代，對於系統公司零件轉換成本較低，只要有價格差距就有轉換誘因。所以此措施淨效應就是記憶體各寡佔公司與顧客的重新議價與配對洗牌。顧客與供應商重新接頭、議價需要交易成本，也需要時間，所以將延緩整個產業的復甦時間。對於個別廠而言，當然會有所損失，但是還不致於窒息。大宗商品嘛，如水銀瀉地，無孔不入的。要不，俄國石油被那麼多國家抵制，不也賣得好好的？

混合鍵合技術的新應用中，最引人注目的當屬高效能計算（High Performance Computing；HPC）。HPC在晶圓代工的產能中佔據最顯著的份量。HPC架構主體主要含處理器和記憶體。處理器通常以最先進的邏輯製程製造，但是記憶體（DRAM）的製程進展較邏輯製程緩慢，這個就產生落差。兩者之間溝通落差限制整體表現，而且製程也截然不同，屬於「異質」。延伸報導先進封裝技術競逐略有起伏　HPC導入熱度高於手機AP解決兩者之間效能落差的方法之一是利用平行處理。現在的處理器多具有雙位數數量的核（cores），每個個核需要支援其運作的個別記憶體。數量如此多的核-記憶體之間的連線需要多個I/O接點以及高頻寛，這就是十年前開始出現高頻寛記憶體（High Bandwidth Memory；HBM）需求的驅動原因。HBM是用2.5D封裝技術將CPU與至多8個DRAM堆疊封裝，其處理器與記憶體之間的連接是透過晶片的微鍵（microbond）連接底下中介層的金屬線至另外的晶片，如此一來I/O與連線的密度都可以大幅增加。對於常用於AI常用的GPU晶片，其核的功能比較專一，所以每個核的面積較小，一個晶片裡核的數目動輒上千。每個核所需要對應記憶體容量不需要很大，但是因為核與記憶體的數目有數量級的提升，連線及I/O的數目要求更高，此時銅混合鍵合就能提供其所需要的效能。這個應用也是目前多家代工廠、DRAM廠的技術及業務能力擴展方向。2022年3月Graphcore發布於台積電造的Bow IPU號稱是世界第一個3D WoW處理器，利用到的是混合鍵合的另一種優勢。2片晶圓一邊是AI處理器及其協作的記憶體，主要包括1,472個IPU（Intelligent Processor Unit，Graphcore為其處理器的命名）以及與各IPU協作的獨立900MB的分散式SRAM；另一個晶片負責提供電源。如此結構設計，Graphcore宣稱可以提升效能40%以及節省功耗16%。超微（AMD）最近的Ryzen系列也因為不同的原因採取混合鍵合技術，雖然使用的是CoW的技術，而非WoW。超微將CPU中面積較大的L3 cache單獨拿出並擴增容量、單獨生產，在不增加CPU系統面積的情況下，增加可用的SRAM容量，減少一般資訊處理必須傳送到DRAM的需求，因而提升速度、減少功耗。延伸報導銅混合鍵合的發展與應用（二）：商業化應用其他混合鍵合的應用現在可預見的還包括無線通訊、AIoT、PMIC等。在混合鍵合的製造成本下降後，應用領域還有可能延拓的更廣泛。從晶片異質整合、效能提升、減少功耗、縮小面積等的幾個優點考量，只要混合鍵合的成本下降至各優點的價值臨界點後，技術的採用將會一一浮現。學習已經商業化的、正在醞釀中的應用並且分析其得失，是尋找新應用的 必要學習過程。 

混合鍵合的最大特色是晶片對外連接金屬墊（metal pad）的尺度是「半導體製程級」的。相較於之前用於中介板的微凸塊（microbump）間距40um，混合鍵合的鍵合間距可以小達1~2um，限制尺寸的原因主要來自於對齊的精確程度，還有進一步改善的空間。這樣的鍵合間距代表每平方公分晶片面積可以承擔百萬個連結，這比任何既存的封裝方式都有幾個數量級的提升。連線鍵合數目愈多意味著2個晶片之間容許更高頻寬的溝通，有利於平行運算，也容許較高電流。功能模組之間的連線也較尋常方式為短，所以速度快、噪音低、功耗也較小。另外混合鍵合本來就是異質整合、3D堆疊先進封裝中的一種方法，所以二者的優點也自然都有。商業應用混合鍵合的半導體產品，首先是 Sony的CIS。CIS有幾個組成部分：畫素陣列（pixel array）、類比數位轉換器（Analog-to-Digital Converter；ADC）、影像訊號處理器（Image Signal Processor；ISP）。畫素陣列基本上是1層多晶矽（polysilicon）與5層金屬的製程；ADC與ISP則是1層多晶矽與10層金屬的製程，二者的製程差距甚遠，符合「異質」特徵，應該分別製造。二者的3D晶片堆疊還能縮小鏡頭尺寸，所以Sony早在2016年就將分別製造的畫素陣列晶圓與ADC+ISP晶圓混合鍵合，替代原來在同一晶片的設計製造。由於混合鍵合大幅增加金屬連線密度，使得ADC可以平行處理畫素，大幅提升畫面處理的能力，譬如全域快門（global shutter）、影片的每秒幀數（frame per second）等。目前的設計趨勢是向每個畫素都有獨立的ADC方向邁進。進一步的工作是將DRAM也加入CIS的3D堆疊，做為畫素處理的緩衝記憶體（buffer memory）。Sony和三星電子（Samsung Electronics）都有此設計，只是DRAM堆疊位置不一。影像在車輛的應用，譬如用來偵測前方物件距離的時差測距（Time of Flight；ToF）的單光子雪崩探測器（Single Photon Avalanche Detector；SPAD）；或在工業的應用，譬如機器視覺（machine vision），都可能需要再加入能執行邊緣計算（edge computing）晶片。CIS啟動混合鍵合的商業應用，歷史較長，較長遠的應用規劃也漸入視野。另外一個也進入商業量產的應用是3D NAND。平面NAND的記憶體細胞陣列（memory cell array）與其他邏輯線路-包括微控制器（microcontroller）、位址寄存器（address register）等，是放在同一晶片上的。3D NAND 的記憶體細胞陣列持續往3D方向堆疊，但是邏輯線路上方卻空無一物，嚴重浪費珍貴的晶片房地產（real estate）。所以長江儲存首先以XtackingTM技術將邏輯線路部分以混合金鍵合方式置於記憶體細胞陣列之下，大幅提高晶片房地產使用效率。其他公司後來也採取類似方法。不過在此例中，金屬墊的密度不需要特別的高。

先進封裝大概可以分為兩大類趨勢：一個是小晶片（chiplet）。小晶片將傳統上較大型的積體線路分拆成許多較小的功能模組，先個別予以優化。再使用這些已優化的小晶片組織新的次系統。這樣可以重複使用IP，大幅加速產品設計的速度以及降低設計成本。至於各個小晶片之間的連接，倚靠底下仲介層（interposer）內的金屬連線。此連線的密度當然遠高於傳統的線路板或封裝I/O所能支援的密度，大幅增加線路運作頻寛（bandwidth）、增大平行運算的操作空間。另一個方向自然是異質整合（heterogeneous integration）。將不同製程或不同材料的晶片堆疊在一起，以整合方式提升、擴充組裝元件的功能。除了已經商業化的方法外，基本上有晶片－晶圓（Chip-on-Wafer；CoW）及晶圓－晶圓（Wafer-on-Wafer；WoW）等2種鍵合型態。二者在鍵合後都需要再切割晶粒，但是也有例外。CoW程序較複雜，所以WoW可能早些普及。晶圓間鍵合的技術又有很多種，現在已經進入商業化的技術之一是「銅－銅混合鍵合」（Cu-Cu hybrid bonding），這也是本文討論的主題。銅－銅混合鍵合技術是將2片欲鍵合在一起的晶圓，各自完成製程最後一步的金屬連線層，此層上只有2種材質：銅及介電質。介電質可以是氧化矽或高分子材料，二者各有優缺點，使用何種物質依製程需要而定。由於晶圓鍵合時牽涉到銅及介電質兩種材料介面，所以稱之為混合鍵合。2片晶圓面對面鍵合時是銅金屬對銅金屬、介電值對介電質，兩邊鍵合介面的形狀、位置完全相同，晶粒大小形狀也必須一樣。所以使用混合鍵合先進封裝技術的次系統產品各成分元件必須從產品設計、線路設計時就開始共同協作。混合鍵合製程約略如下：兩邊晶圓在完成最上層之金屬製程後，經化學機械研磨（Chemical-Mechanical Polishing；CMP）及清洗後，2片晶圓面對面對齊（alignment）。介電質先經離子活化（ion activation），兩邊介電質接觸後產生共價鍵。兩邊銅的表面原先較介電質稍低，在退火（annealing）時因膨脹係數較介電質為大而增高接合，兩邊銅離子因相互擴散（diffusion）進入對方而形成密切的永久性接合。晶圓平坦化（planarization）不足、殘留粒子、對齊誤差及金屬介面孔隙（void）等均有可能影響元件特性或失效。目前混合鍵合機台已有多家設備廠商投入量產。如EVG、SUSS MicroTech、TEL、AML等，典型機台如EVG的Gimini系列。由於現代設備廠商在銷售機台時多附有機台相關之基礎製程，混合鍵合製程的開發通常不算是嚴峻的挑戰。目前銅混合鍵合的封裝製程良率已經可以到達一般後段封裝的典型良率99%以上。一部分原因是於此技術的累積發展與已經商業化的機台設備同步，但是更重要的原因是兩邊晶片的設計團隊期前的設計溝通，在重複單元區留下適度的冗餘（redundancy），當鍵合時發生缺陷時，有足夠的空間來騰挪。

除了純粹光學的方法外，還有其他方法也可以用來定義半導體的精細圖案。奈米壓印微影（Nano Imprint Lithography；NIL）也發軔於90年代中期，至今還未進入量產，但是其解析度經驗證已可達10 nm以下。NIL的操作是先以電子束微影（electron beam lithography）在「光罩」（其實更像是模版）上寫下欲轉錄圖形的陰刻，然後壓印在已塗佈低粘度（low viscosity）的「光阻」（這物質其實與光敏無關，只是用來抵擋蝕刻）的矽晶上，讓光阻流入圖形陰刻中的溝槽後，以紫外光照射用以固化（curing），形成光阻覆蓋圖形。後續的工作就如同一般的製程一樣，開始蝕刻光阻未覆蓋的區域。NIL有能力用來製造出3D圖形。如此操作可以省卻複雜的光源及龐大的透鏡／反射鏡所組成的光學系統，而且在關鍵層（critical layer）可以只用1次操作完成，所以預期的產量較高。一個微影系統的能力通常以圖形化（patterning）、疊加（overlay）以及量產能力（throughput）來評估。其中圖形化是指生成所需圖形的能力，主要是解析度；而疊加是指上下2層圖形的對齊精準度。目前的進展是對於3D NAND產品NIL的圖案化及疊加能力已達滿意程度，等待量產能力達標後，即可投入產線。對於DRAM，圖形化能力已達14 nm （1a）節點，疊加能力猶待展示；記憶體是NIL比較可能的先期應用。NIL技術主要由日本所開發，佳能（Canon）在90年代未能接受美國授權EUV技術後即轉向NIL方向發展。晶圓廠方面，東芝（Toshiba）於2000年初即投入研發。目前威騰電子（Western Digital）想收購東芝的原因除了擴大生產、研發的規模經濟外，東芝擁有NIL技術、可用於投入MRAM的生產也是吸引力之一。另外，中國也開始投入NIL的研究，這是中國半導體技術自主化中的一環。定向自組裝（DSA；Directed Self-Assembly）是與前述2種技術完全不同概念的運作，DSA也發軔於90年代中期，其時複雜系統（complex system）領域中的熱門研究題目之一是元胞自動機（cellular automata），它是指一個單元可以用簡單規則建立一套複雜系統的模型，DSA就是藉助此概念所發展出的方法。如此跨領域創新，在半導體學院可教不來。 光學微影（photolithography）與NIL都是從上而下（top-down）來定義圖形，亦即圖形先從巨觀尺度定義完成後再去處理圖形中的內容物質；而DSA則是由原分子階層由下而上（bottom-up）組成所需圖形。  DSA使用嵌段共聚物（Block CoPolymers；BCP）當成主要材料，常用的材料為聚苯乙烯嵌段聚（甲基丙烯酸甲酯）[poly（styrene-block-methyl methacrylate）；PS-b-PMMA]。DSA是2條互斥（repulsive）的高分子鏈以共價鍵銜接在一起，對於其他的化學物質有不同的親和性（affinity），這是用來操縱形成不同圖案的主要機制。DSA亦可形成3D圖形。DSA的實際運作首先要形成引導圖形（guiding pattern）—引導BCP自組裝成需要圖形的外在框架，有2種主要方法：圖形外延（graphoepitaxy）以及化學外延（Chemoepitaxy）。前者是先以微影方式定義引導圖形（guiding pattern）的3D拓樸形狀，譬條狀平行溝槽，然後在溝槽壁上或溝槽底部塗佈上特定化學品，沉積BCP於其上。2條高分子鏈中的1條對於以塗佈的化學品具有高親和性，黏附於其上，剩下的就靠高分子之間的自組裝，形成需要的圖形；化學外延則是在基板上直接塗佈較高密度的化學品，剩下的也全靠高分子之間的自組裝機制。DSA既然也需要微影技術來定義圖形，為什麼還需要DSA？原因是DSA自組裝形成圖形的密度較微影技術為高，目前DSA的解析度已達12.5 nm，而且還在繼續向下發展。DSA搭配EUV、做為增強EUV解析度的手段是目前考慮的使用方向之一。相對於NIL，DSA還需要更長的時間才會成熟量產。DSA在量產的2個預期的主要應用為線／間距（line-space）和接觸（contact）圖形，前者是記憶體金屬層的最關鍵技術，因此記憶體公司對DSA的投入較深。目前的微影技術其實離最終極的原分子尺度並不太遠，但這並不意味著對於原分子尺度的運作操控將止步於此。像NIL與DSA都跳脫傳統光學微影系統的思維，利用新的物理、化學機制與材料，更多基礎科學的投入才能容許半導體產業走更長遠的路。延伸報導先進微影技術發展(一)：既有設備路徑的延伸