又值歲末，準備迎接新的一年。聯合國在稍早宣布2025年為「國際量子科技年」，此外也是表彰海森堡（Werner Heisenberg）與薛丁格（Erwin Schrodinger），提出並奠定量子力學理論基礎的100周年。兩位先驅者在100年前，分別以矩陣數學及波動力學，詮釋電子在原子尺度內的行為，並得到實驗的證實，開啟了量子力學的大業。隨後量子力學在物理、化學、生物，甚至工程應用領域，都獲得重大的進展，並引領各學科踏入一個全新境界。然而量子力學從一開始提出，就被很多科學家所質疑其理論的完整性，歷經100年此爭辯依舊方興未艾。就以近來備受關注的量子運算，之所以具有如此龐大的運算能量，是基於量子疊加（superposition）以及量子糾纏（entanglement）2項基本的特性。而疊加與糾纏，從1920年代末期便開始爭論不休，參與論戰的包括愛因斯坦（Albert Einstein）、波耳（Niels Bohr ）等人，乃至於海森堡與薛丁格兩位。論戰以薛丁格的貓開始。貓裝在箱子內，在沒打開蓋子前，貓不是生也不是死，而是處在生跟死的疊加態—這完全違反我們的經驗法則，但是在量子的世界是可行的。最近網路上有一則貼文，「在沒打開主管辦公室門之前，我是處在生跟死的疊加態」，似乎比薛丁格的貓更易懂。薛丁格的波函數有一連串組合的解，然而當我們人為去量測時，依照波爾及其哥本哈根學派的解釋，會造成波函數的塌陷，而得到其中的一個解，也就是量測得到一個物理量。至於還有其他的解，在下一瞬間的量測，會得到另一個物理量。所以會量測得到哪一個物理量，變成機率問題，因此在量測之前，電子是處在多個疊加態之中。愛因斯坦對於此機率性的假說非常不以為然，也因此衍生出「上帝不會擲骰子」 的名言。用人為的方法去量測量子或基本粒子的物理狀態，一直是在科學界無法解決的問題，因為這些粒子的物理量都非常微小，人為的量測不免會干擾到粒子原先的狀態，而造成波函數塌陷或不連續的產生，但是如果不去量測，又無從得知粒子的狀態，這真是兩難。1957年另一位先驅者Hugh Everett，用數學的方式將觀察者也納入波函數的計算，而得到多重世界的結果，每一個世界代表著其中的一個疊加態。也就是我們所量到的狀態，是在這個世界所發生的，另外還有其他的世界有著不同的疊加態，與我們平行存在。多個平行世界或宇宙，在我們現實世界是無法想像的，但在量子的世界是有可能發生。記得在小時候看過一齣電影，片名叫「聯合縮小兵」（Fantastic Voyage）的科幻片。內容是描述冷戰時期，美國軍方為了搶救一位命在旦夕的蘇聯科學家，將一組人馬及核動力潛艇，用尖端科技加以縮小，並用針頭注射入科學家的血管，並航行到科學家的腦部，用雷射光清除其腦中的血塊。過程中有很多有趣的事發生，包括科學家體內的抗體攻擊縮小後的小組人員及潛艇。如果把觀測者及量測設備，縮小到量子尺度，然後去量測基本粒子的物理量，如此才能得到真實的量子行為。量子糾纏又是件令人匪夷所思的事。2個糾纏過的粒子，在分開很長一段距離之後，依舊維持著超越時空的關聯性，而互通有無。愛因斯坦稱之為「鬼魅般的作用力」，這完全顛覆我們以力學為中心的物理學，但後來實驗證實這個糾纏的作用力是存在的。要觀察及理解量子的世界，唯有將觀察者微縮到量子的尺度，才能得到確切的答案。在真實的世界裡，雖然我們不完全掌握量子的奧秘，但基於其所表現出來的行為，仍足以藉此開發出影響人類文明的工具，量子運算就是個鮮明的例子。這也許就是聯合國將2025年訂為國際量子科技年，背後的原因吧！

一年一度的OCP Summit（Open Compute Project）開放運算計畫高峰會，在10月14日起於美國加州聖荷西市舉行。OCP於2011年，在Meta的主導下成立，目的是藉由開放的平台，使得在資料中心的硬體建置，能有統一的規格，有助於供應鏈的建立。講白話一點就是藉由標準化及多家供應商，好降低成本。拜這兩年AI伺服器及雲端運算的蓬勃發展，今年（2024年）會場吸引超過7,000人參與，以及100個展示攤位，再加上200場以上的專題演講，可謂盛況空前。去年的OCP的展示現場，除了美國雲端業者、供應商外，幾乎都是台灣廠商的天下，顯示出台灣在AI運算硬體供應鏈上強大的實力。今年展示攤位出現幾家日韓記憶體，以及中國大陸伺服器的製造商。延伸報導OCP擴展AI開放系統戰力　NVIDIA助陣獻寶GB200大會一開始的主題演講，照例是由幾家雲端服務業者及主要晶片供應商（GPU/CPU）所擔任。輪到英特爾（Intel）資料中心業務的執行副總演講時，還在談老掉牙的x86平台，聽眾都覺得乏味之際。台下突然間有一個人跳了上去，原來是下一場要演講的超微（AMD），也是資料中心業務的執行副總。原來兩家公司在x86平台上彼此征戰這麼久，現在要開始結盟共組x86生態圈，以對抗來勢洶洶的Arm CPU。接著兩個人就開始介紹x86的優點，包括了可信賴的架構、指令的一致性、介面的共容性等優點。兩個人還時不時的調侃對方的CPU，暗示自己的還是比對方的好。所以商場上沒有永遠的敵人，但因此會成為朋友嗎？這個安排好的橋段，成為了當天會場上的亮點。同一個時段兩家業者的執行長，也在西雅圖宣布這項結盟。延伸報導Arm、高通AI PC網內互打 英特爾、超微撿到槍　x86不戰而勝AI for AI 是在會議中另一個響亮的口號，但是第一個AI的意思是accelerate infrastructure，也就是要加速AI運算硬體的升級（scale up）以及平行擴增（scale out）。算力的需求是持續地在增加，會場上的研討會不斷地在呼籲，諸如記憶體的儲存空間不足，由目前的HBM3要擴增到HBM4。資料的傳輸速度需要再增快，由400 Gb要到800 Gb，甚至1.6 Tb。AI交換機處理訊號的能力，也需要到 51.2 TB以上。每一機櫃的電力需求，目前的NV72已經到了120 KW，會場中已在討論250 KW的方案,甚至未來直接來到400 V或800 V直流高壓系統。隨著電力的增加，伴之而來的就是熱的解決方案。氣冷的極限在於每平方公分可散掉100 W的熱，未來的高速運算晶片，所產生的熱會達到每平方公分500 W，因此用液體來冷卻是必要的途徑。會場中的諸多討論都在敦促供應商們，要將硬體升級並橫向擴充，唯一沒有被抱怨的是晶片的先進製程，可見我們護國神山的傑出貢獻，深獲各界的肯定。順帶一提的是去年整個AI資料中心的市場規模是2,600億美元，扣掉建築、機房地硬體設施，以及半導體中的記憶體，其核心的半導體如CPU、GPU、switch ICs等就達到820億美元的市場規模，這其中有相當的一部分是進了護國神山的口袋。會場上也觀察到幾件耐人尋味的事，眾所周知雲端服務的系統業者都希望能有客製化自研的xPU，導致幾家SoC的大型公司如博通（Broadcom）、邁威爾（Marvell）、以及聯發科，都開始客戶端ASIC的設計服務。基於小晶片（chiplet）未來會扮演愈來愈重要的角色，SoC公司因為熟捻於供應鏈中的晶圓代工、EDA設計軟體、封裝測試等環節，未來也有可能增加提供小晶片的設計服務的事業。而Arm正挺身而出，想要建構此一生態系。目前的AI資料中心幾乎是NVIDIA一個人的武林，NVIDIA有GPU、CPU、ASIC，負責scale up傳輸的NV link，以及 scale out傳輸的Infiniband，更可怕的還有CUDA的軟體作業平台，以及能作為超級電腦的系統架構。NVIDIA做了上下游縝密的整合。其他公司所組成的復仇者聯盟，對應的有不同品牌的xPU，負責傳輸的PCIe、UA link、Ultra Ethernet等。這就如同蘋果（Apple）手機與Android系統的差別，再怎麼樣蘋果自成一格的手機，總是比其他各家使用上來的流暢，且不容易當機。延伸報導Arm來勢洶洶　英特爾與超微攜手x86化敵為友天下武功，唯快不破。NVIDIA對應著鋪天蓋地天兵天將的來襲，策略就是一年一個新機種，讓競爭者疲於奔命。然而800磅的大猩猩每年要脫胎換骨一次，就必須要具備強有力的指揮系統，這就難怪NVIDIA執行長黃仁勳得有40多人直接跟他報告了。 

如同十多年前的日本安倍經濟學的三支箭，以拯救日本長期的通縮、振興經濟，提升日本的競爭力。在1980~90年代，曾是世界第一的日本半導體產業，經歷失落的30年，最近不約而同地射出了三支箭，希望能一舉扭轉目前的頹勢。東京大學的黑田忠廣教授，甚至稱之為「熱水中被煮著的青蛙，突然間跳了起來。」是哪三支箭要來振興日本的半導體產業？第一支箭就是日積電（JASM），台積電的熊本廠；第二支箭是日本政府主導，結合幾家日本重要企業，在北海道設立的Rapidus，直接切入2奈米的製程；第三支箭就是台積電在日本筑波，設立的3DIC先進封裝的實驗室，與東京大學及日本材料及設備廠商合作。這三支箭都需要仰賴外國的技術及資源，日本輿論將此比擬為，在19世紀幕府時代的「黑船事件」。黑船事件開啟日本與西方世界的交流，明治維新接著發生，一舉讓日本進入世界強國之林。這三支箭分別都有其目的，而合起來就成為日本半導體的復興大業。首先，日本長期以來未持續投資在半導體先進製程，因此製程技術停留在40奈米。日積電的任務就是要填補28～16奈米的空缺，並且配合到日本產業所需的車用IC及影像顯示IC。第二支箭就有很大的爭議了。在沒有任何先進製程的學習曲線支撐下，直接切入2奈米，現階段三星電子（Samsung Electronics）及英特爾（Intel）都做不到，這豈不是癡人說夢？雖然有美國IBM及歐洲Imec的技術轉移，包括EUV技術，但是研究機構的技術，相對於要實現高集成度的IC，仍有一段相當的距離。日本是如何盤算第二支箭？原來由16到3奈米，使用的是魚鰭式電晶體（FinFET），到了2奈米電晶體就須改為GAA（gate all around）或稱為nano-sheet。與其由16奈米切入，需要建立FinFET的學習曲線，在後頭苦苦追趕，倒不如孤注一擲，直接進入下一個世代的電晶體。雖然離台積電仍有段距離，但是不會輸三星及英特爾太遠。這隻箭是大膽的，但不失為好的策略。第三支箭就含有長期的戰略意義了。3DIC不只是先進製程需要，成熟製程所製作的IC也是需要的。如果說摩爾定律是半導體元件尺度的微縮，那3DIC就是電子系統尺度的微縮了。這平台提供將各式小晶片（chiplet）密集的堆疊，造就系統特性上的提升。日本優異的半導體材料及設備供應產業，更是強化3DIC技術的重要基石。當日本在80年代末期，自詡在許多產業上創下全球第一，尤其是石原慎太郎及Sony創辦人盛田昭夫合著的《可以說NO的日本》，徹底地激怒美國，開始對日本輸美的半導體設限，並扶植南韓。那個時期個人正在美國當研究生，有回遇到來自日本的半導體教授。當他知道我來自於台灣時，趾高氣昂地問我，「你知不知道日本統治台灣多少年？」。相似的場景在2000年後，我參與一個半導體國際會議的籌辦，當與會的委員都希望日本能多貢獻投稿的論文。日本的代表面有難色地說「我們已經不是世界第一了，甚至連亞洲第一都說不上」。日本並沒有像美國，大剌剌地要台積電將最先進的製程搬到美國，而是反求諸己，邀請台積電的成熟製程來日本設廠，而先進的製程想辦法自己解決。充分地表現出東方文明克己復禮的美德，另一方面也維持住日本民族的自尊心。我個人對於日本文化中的職人精神，是打從心底的佩服。有回在日本參加光電半導體研討會，當時在報告單波長的半導體雷射研究，用於長距離的光纖通訊。要實現單波長，需要在雷射底部製作一精密的長條形光柵結構，以選擇所需要的雷射波長，當時這是個相當挑戰的工作。日本的研究人員不是只做1條，而是連續做3條，在一個元件上產生3個不同波長的單波長半導體雷射。我在台下看得目瞪口呆，久久無法平復。1960年代末期日本經由美國的授權，已逐漸在半導體產業站穩腳步，當時的美國Richard Nixon曾警告過，「日本是個有文化的民族，絕對不會滿足於只銷售電晶體」。這三支箭涵蓋成熟製程、先進製程及先進封裝，若能支支中的則復興大業可期。我相信第一支及第三支是會命中目標，第二支箭的難度較高。但是在日本既有文化底蘊的加持下，第二支箭命中的機率還是有的。

兩周前SEMICON Taiwan在台北舉行，這個年度盛會聚集全球各地重要的半導體廠商及菁英，共同探討半導體未來的新技術及產業趨勢，這其中最吸睛是對於未來兩個「兆」（trillion）的預測。第一個兆是大家比較耳熟能詳的，半導體的市場規模，會由現在的6,000多億美元，成長到2030年的破兆美元。台灣2023年的GDP是7,551億美元。第二個會破兆的是單一封裝晶片的電晶體數目會超越1兆，目前的紀錄是NVIDIA Blackwell架構GPU內涵1,040億個電晶體，使用台積電4奈米的製程。所以要破兆，還需要10倍的成長。在1980年代，我們所探討單一晶片電晶體的數目是百萬級（million），而2000年初來到10億級（billion），又過了20年現在是兆級（trillion）。10倍的成長在半導體界是司空見慣不足為奇，但是以10倍速度的成長且經歷過50年，幾乎所有可能的方法及創新的技術都用到了極限，所以兆級電晶體的最後一哩路將會是備極艱辛。位於比利時的Imec成立40年，是全球半導體相關先進技術最重要的研究機構，舉凡FinFET、EUV、nano-sheet FET等，都是其領先提出並且實現。由於其中立的立場，以及擁有先進設備及優越的人才，吸引全球大廠進駐與其合作，因此被稱為是半導體界的瑞士，所以由Imec來說明兆級電晶體的實現是最恰當不過的。Imec在會場自家舉辦的論壇中提出CMOS 2.0的概念，也就是實現兆級電晶體所需的創新思維及技術。這除了要持續微縮電晶體的尺寸，也就是more Moore；另外還需要先進的封裝技術來配合，這就是more than Moore了。台積電已經量產3奈米製程，即將進入的2奈米，電晶體的架構會由FinFET進入到GAA（gate all around）也就是nano-sheet電晶體。但是要持續進入到1奈米以下，CMOS電晶體的架構要做結構性改變。我們都知道CMOS（complementary MOS）是由nMOS及pMOS組合而成，由最原始的平面式（planar） CMOS到FinFET以至於GAA，2個nMOS及pMOS一直都是並排在同一平面。但是到了1奈米以下，為了更進一步的微縮，nMOS及pMOS必須要上下堆疊而非並排。也因為是上下堆疊可視為是一個電晶體，所以被稱為是CFET。可以用堆疊方法做出1個CFET，同樣的方法就可以做出2個以上CFET的堆疊，這樣兆級電晶體的晶圓不就可以實現了?其實不然，這還要許多尖端工藝來配合。要做到1奈米等級的曝光顯影，需要使用高數值孔徑（NA=0.55）的EUV，此EUV造價不斐需要3億美元。另外，上兆個電晶體的耗電會輕易地超過1,000瓦，為了節省電力的消耗，研究人員提出晶圓背面供電的方法。現行的晶圓不論訊號或者電源都是由晶圓上方所提供，所以電力需要經過十幾層的金屬往下，才會到達最下方需要電力來運作的電晶體。這就如同提了一桶水，走山路到到山頂去澆水，山路是愈走愈窄，好不容易到了山頂，可能只剩下半桶的水。直接由晶圓背面供電，是個立竿見影節省電力消耗的良方。台積電在A16製程（1.6奈米）將開始使用此背面供電技術，但是該如何實現？這需要晶圓鍵結技術（wafer to wafer bonding），包括bumpless技術。也就是將提供背面供電的電路製作在另一片晶圓上，然後與磨薄後主晶片的背面對準並鍵結，使兩片晶圓結合為一體，這個程序需要在真空下加溫及加機械力，而晶圓間的鍵結是依賴凡德瓦爾力（van der Waals force）來完成。這個技術在30多年前，我在美國當研究生時就已經發展，當時隔壁實驗室正從事MEMS的研究，需要製作一個微小的空腔，因此手工組裝一套半導體晶圓鍵結設備。沒想到當初這套技術，如今成為實現兆級電晶體的利器。既使有了更省電的CFET及晶圓背面供電技術，然而上兆個電晶體仍舊會產生相當的熱，需要從有限的面積內帶走。Imec研究人員製作液態冷卻的微流道，將冷液體引入到晶圓表面的熱點，而將熱帶走的熱液體，由不同的流道引出，並在外部做熱交換。此微流道相當的複雜，需要將冷熱液體分流，這很難用傳統的機械加工來完成，而3D列印技術克服這個困難。半導體的晶圓技術總是不斷地，在面對問題及解決問題的循環中匍匐前進。過往多依賴電晶體結構及晶圓製作技術來完成，現今先進封裝甚至散熱技術會扮演愈來愈重要的角色。此次SEMICON Taiwan所揭櫫的兩個兆的目標，我們相信是會達成的。

每隔一段時間，筆者便會發表關於第三類半導體（氮化鎵，碳化矽）的看法，畢竟這塊園地是十幾年來筆者長期關注、耕耘及使力的地方。十多年前在工研院時代，我們只知道第三類半導體，會是個時代及產業的趨勢，並不全然地清楚實際應用的場景及何時會發生。經過這些年頭，產業生態鏈逐漸完整，應用場景也日趨明朗，但是還尚未達到實際真正的引爆點。隨著8吋晶圓的導入，是有機會引起第三類半導體大爆發。Yole在最近發表的市調報告，整體分離式功率元件（discrete power devices）市場規模在2022年達200億美元，預估在2028年會超越330億美元。這330億美元的市場規模，矽基功率元件仍佔大宗，但第三類半導體比例會到30%以上。碳化矽與氮化鎵的比例約略是4:1，也就是碳化矽80億，氮化鎵20億。在市場應用上，幾年前流行一時的氮化鎵60W快充電源轉換器，只是個小眾市場。最近關注的焦點在於電動車的電控及電池充電系統，第三類半導體尤其是碳化矽扮演不可或缺的角色。然而近來火紅的AI算力中心的電源需求，第三類半導體的角色扮演，卻比較少受到關注。不論是電動車或者AI算力中心，都需要大量的電流來驅動馬達或者是晶片。為了避免過度的電流在傳輸上造成損耗，以及減少導線承載電流的截面積，直流高電壓是個必然的趨勢。電動車已經由直流48V走到400V，甚至於800V的直流高電壓，AI算力中心也勢必跟隨電動車腳步，轉向直流高電壓。相較於矽基的功率元件（MOSFET、 IGBT），第三類半導體在相關高電壓、大電流及切換頻率的表現上都優於矽基元件。電動車關注的在於高電壓及大電流，AI算力中心還須加上切換頻率，因為在機櫃內空間有限，提高切換頻率可以增加功率密度。第三類半導體在供應鏈及應用端已逐漸成熟，市場何時會引爆？目前的重點在於價格。舉一實際的案例，1個功率模組，若使用第三類半導體，其所需的元件數目可以是矽基元件的一半，但是遺憾的是整體的價格卻還是矽基的2倍。所以第三類半導體若能積極地導入8吋晶圓的製造，使得價格上能降低30～50%，引爆點就有機會發生。氮化鎵已經有公司導入8吋晶圓的製程，至於碳化矽到2025年將有IDM公司如英飛凌（Infineon）、安森美（Onsemi）、Wolfspeed、羅姆（Rohm）、意法半導體（STM）、博世（Bosch）、富士電機（Fuji Electric）等陸續導入8吋晶圓，這些公司也或多或少有8吋氮化鎵晶圓的規劃。即將引爆的契機已快來臨，台灣的產業鏈該如何抓住呢?第三類半導體技術及8吋晶圓廠對台灣都不是問題，問題在於商業模式。無可諱言，目前矽基功率元件產品及技術領頭的廠商，都是國際IDM的大廠，因為這是個元件設計與晶圓製造需要密切配合，才能創造出優異產品的產業。然而在台灣，我們是以設計及晶圓代工分業，為主要的訴求，因此我們的功率元件廠商，只能配合晶圓代工廠所提供的標準製程，或做有限度的優化，在量大的市場內作價格上的競爭。我們商業模式需要做些調整，整合是必要的，但不必然要走到IDM模式。晶圓代工廠，尤其是能提供第三類半導體8吋晶圓的廠商，可以朝虛擬整合（virtual integration）的方向來規畫。也就是策略性地扶持少數幾家元件設計公司，在製程條件上予以充分的配合，宛如兩者是在同一個屋簷下工作，如此才有機會與國際IDM大廠一搏天下。要能做到虛擬整合，必定不會是件簡單的事。我們已經失去矽基功率元件市場主導的機會，第三類半導體正準備引爆中，加上台灣優良的8吋晶圓經營的績效，我們是有機會在國際的舞台上發光發熱。 

超微（AMD）執行長蘇姿丰來台參與COMPUTEX 2024，期間有一次的公開演講，提到她本人很訝異在台灣有這麼多人知道CoWoS（chip on wafer on substrate）技術，這在美國是不可能的事。事實上CoWoS一詞是台積電張忠謀創辦人一手欽定的，這名字取得真好，一眼就可以望文生義。就如同TSMC一般，很清楚讓人知道葫蘆裡賣的是什麼藥。CoWoS是一種先進的晶片垂直堆疊封裝技術，也是延續摩爾定律繼續前行的最重要利器。摩爾定律過去五十年中，所著重的在晶圓的平面上做不斷地微縮。但是當微縮到了奈米等級，最終還是會遇到物理的極限，因此往垂直方向去堆疊是一個必然趨勢—如同在人口密集的地方要蓋高樓一般。約莫在二十年前，半導體技術尚未進入28奈米製程，研發人員就開始提出3D IC的概念，當時用了「 more than Moore」這個詞，以對照摩爾定律的「more Moore」。然而要堆疊晶片技術上並不困難，但是在實際應用上卻很難實現，就如同蓋高樓，每一層的主結構必須是一致且貫穿的，才有可能一層一層的堆上去。所以只有記憶體的晶片，因為是完全相同的架構，才有可能彼此堆疊，但當時的記憶體晶片並沒有這個需求。之後研究人員提出了矽穿孔中介層（through Si via interposer），也就是在中介層上方的平面放置多個晶片，因為中介層是使用半導體的製程，可以緊密結合這些晶片，並提供高密度的橫向走線（RDL），晶片間訊號可以走最短路徑，提升晶片效能。這就是俗稱的2.5D封裝技術，此中介層就是CoWoS中的wafer。所以嚴格來說CoWoS是一個2.5D的封裝技術。順帶一提的是這2.5D名詞，最早是由日月光集團唐河明博士所提出。台積電是第一家將矽穿孔中介層量產的公司，這多虧蔣爸（蔣尚義）的主導與支持。但是推出來之後，卻是叫好不叫座，乏人問津，也就是科技界常說的「solution looking for problems」。後來第一個使用CoWoS技術的是在2011年的Xilinx，將4個FPGA晶片緊密的並排再一起，並利用RDL彼此訊號相連。因為CoWoS所費不貲，所以高單價的FPGA為了追求效能，才率先使用。就連蘋果（Apple）手機內的AP晶片，至今還未使用CoWoS。接下來直到AI世代的來臨，CoWoS才受到廣泛的重視。NVIDIA是在2016年的P100 GPU開始使用CoWoS，主要用於與一旁的HBM記憶體能緊密的訊號相連。有趣的是，HBM是第一個實現3D的晶片堆疊，目前已經可以將12層、甚至16層DRAM堆疊在一起。NVIDIA近期所推出的Blackwell GPU，將2個GPU晶片，以幾乎無縫地緊密相連，而中介層提供高密度的RDL以及連接凸塊（bump），再次大幅提高訊號傳輸速度，並減少功耗。此番CoWoS技術所帶來的效益，幾乎等同於將製程技術推進一個世代。然而，隨著需要相連的晶片愈多，CoWoS中介層所需的面積就持續增加，不僅增加費用，而一片12吋大的晶圓能提供的數目也勢必減少。玻璃基板當作晶圓中介層的想法就應運而生。首先，玻璃基板夠大（5.5代玻璃面板是1.3公尺 x 1.5公尺），另外玻璃基板夠平整，可以製作出高密度的RDL，同時對於高速的訊號具有更低的傳輸損耗。現階段如果能順利解決玻璃基板鑽孔的問題，將來非常有機會提供一個低成本、高效能的中介層。台積電為此也適時推出經濟版的CoWoS-L（local Si），中介層是使用封裝業常用的製模（molding）技術。模的中介層內可內埋local Si interconnect（LSI）晶片，提供所需要高密度的RDL，同時也可以內埋其他的主被動元件以及晶片。不過要完成薄、大面積且不碎裂的製模，在工藝上是很大的挑戰。CoWoS中的晶片及晶圓中介層會被台積電所牢牢地綁住，外人難以越雷池，因為這牽涉到對終端客戶的承諾。至於substrate高速載板，則有機會被多家供應商所分食，而高速載板內有更多的空間，整合內埋所需要的元件。半導體先進封裝技術，尤其是CoWoS，未來在延續摩爾定律道路上扮演不可或缺的角色。現在發生的是AI帶來的需求，未來在各領域小晶片（chiplet）的整合，都需要這些技術，而且會更多元及多樣。在這條道路上，除了製程技術及IC設計的專長外，需要材料力學、結構力學以及散熱機制等專長的人共同參與。當more Moore 「山窮水盡疑無路」時，more than Moore提供「柳暗花明又一村」，這一村將帶給半導體產業至少再20年的榮景。

英特爾（Intel）近期負面消息不斷：市值已經跌到半導體類股的第十名，是台積電的5分之1；晶圓代工業務持續擴大虧損；先進製程發展不順；高通（Qualcomm）搶先與微軟（Microsoft）合作推出AI PC的晶片。這一切在十年前，甚至五年前都是無法想像的事，英特爾到底怎麼了?英特爾執行長Pat Gelsinger，上周在台北的COMPUTEX發表主題演講。演講是以擊鼓演出開場的，頗有對這些負面訊息，採取鳴鼓而攻之的味道。Gelsinger以摩爾（Gordon Moore ），在早年提出摩爾定律時所說的一句話開始，「Whatever has been done, can be outdone」，也就是說「過去不論完成了什麼，都是可以被超越的」，他相信自己是在做件超越前人的事，包括要在4年中完成5個先進製程節點。憑心而論，就個人的觀察，英特爾還是一家非常有創新能力的公司。過去不少英特爾的創新是在創造一個產業生態，引領整個半導體界往前邁進。比如說，在90年代英特爾率先提出12吋晶圓平台，2000年代又接著倡議18吋的晶圓；為了PC的無線網路，提出WiMax架構；而Lightpeak是為了解決PC的有線高速訊號傳輸；在封裝上，與日本的味之素共同開發ABF材料；最近被討論甚多的玻璃載板，以取代現有的高速載板，也是英特爾在多年前所提出的；為了解決晶片功耗過大的問題，英特爾率先提出晶片背面供電（backside power）的想法，為目前最有潛力的解決方案；甚至EUV的微影技術，也是英特爾首先贊助的科研計畫。即便台積電轟動武林的CoWoS，英特爾也有EMIB（embedded multi-die interconnect bridge）的技術來抗衡。上述這些林林總總，如果沒有英特爾的創新與推動，整個半導體產業也許還停留在石器時代，絕非現在的樣貌。這麼一家創新又技術領先的公司，是發生了什麼事，造成今天的局面？首先，英特爾在最近的20年間（2005～2024）已換了4任的執行長，任期遠短於先前摩爾在位的12年，以及Andrew Grove的11年。除了Gelsinger為技術出身外，其他3位都出身於營運或者財務。其次在整個半導體產業的生態改變，尤其是先進製程，7奈米製程節點是一個關鍵。在2010年初期，全球在開發7奈米技術，都遇到相當的瓶頸。首先若延襲既有浸潤式DUV技術，在關鍵的微影製程，需要經過3次到4次的曝光程序，既費時又費工。當時的EUV，雖然只需1次的曝光，但是由於光的強度不足，每小時晶圓的產出遠低於100片，量產上遭遇困難。整個產業瀰漫著悲觀氛圍，認為技術已經遇到天花板了。換言之，在資源上的投入就不再這麼積極。最後也是最為關鍵的是，英特爾是家IDM的公司，有自己的產品。在這段期間英特爾先後併超過10家公司，比較大的購併案包括Altera （FPGA晶片），Mobileye （ADAS，車用自駕晶片），Habana（AI晶片）等。由於先進製程遭遇到瓶頸，自然地會考慮到CPU之外的產品線，再加上執行長多出身於營運，自然是忽略在技術深耕上的投入。反觀台積電，由於沒有自己的產品，唯一的選擇，只能在技術上加大力道尋求突破，以及與客戶的充分合作。終於EUV的瓶頸打開，加上蘋果（Apple）、NVIDIA等重大客戶，不斷地對於先進製程的需求，最終導致今天英特爾的困境。在COMPUTEX 2024的主題演講上，Gelsinger賣力地介紹自家Xeon 6 伺服器處理器、Gaudi 3 AI加速器，以及AI PC Lunar Lake處理器。其中Gaudi 3以及Lunar Lake是委託台積電生產，分別使用5奈米以及3奈米的製程。這也顯示Gelsinger想要超越過去英特爾的積極作為。個人的觀察，英特爾還是個相當有底氣的公司，Gelsinger的企圖心以及有步調、彈性的作為，若能假以時日，勢必會威脅到超微（AMD）甚至NVIDIA。美國政府也一定會全力來支持英特爾，因為英特爾是唯一擁有半導體先進製程能力的美國公司，而半導體又是全球兵家必爭之地。最後，英特爾是否有機會威脅到台積電的龍頭地位？值得我們深思。

數周前NVIDIA執行長黃仁勳在GTC 2024大會上發表新一代的GPU （B100/B200）。這B系列的GPU打破相當多紀錄，首先這GPU是由2顆獨立的晶片並排結合而成，採用台積電先進的4奈米N4P製程，而接合的方式是利用台積電CoWoS（chip on wafer on substrate）先進封裝技術。每一個晶片內涵1,080億個電晶體，這是首次單一晶片電晶體的數目超過1,000億顆，2顆加總共有2,160億顆。1980年代我們在唸半導體的時代，1個晶片所含電晶體的集成度，由SSI（small scale integration），到MSI、LSI以及最後的VLSI（very large scale integration）。VLSI所定義的單一晶片所含電晶體的數目，也不過是100萬顆。現代的科技將這個數字推進10萬倍。我們都知道GPU的算力跟電晶體的數目是直接相關，要增加電晶體的數目，一則是利用微影技術縮小電晶體的尺寸，另一則則是增大晶片的面積。就增大面積而言，在NVIDIA B系列前三代的GPU（H / A / V系列），晶片的面積就已經超過800平方釐米，將近3公分的平方。事實上這晶片面積，包括B系列在內，已經是12吋晶圓的極限，若繼續擴大晶片的面積，良率及在1片晶圓所能產生的晶片數目，都會受到很大的影響。在無法繼續增加晶片面積的限制下，將2顆晶片利用先進的封裝技術，緊密並排在一起，如同1顆大的晶片，將會是未來的常態。蘋果（Apple）M1 Ultra處理器，就是由2顆M1晶片並排組合而成。弔詭的是，這回B系列GPU使用的是台積電進階版N4P製程，與前一代H系的N4相比，根據台積電所公開的數據約是效能提升6%。然而，以單顆B系列的晶片為例，其電晶體的數目相較於H系列，增加約30% （1,080億顆 vs 800億顆）、功耗約略減少30%（500瓦 vs 700瓦），換言之，效能提升將近50%。除非NVIDIA在B系列的GPU設計架構上，做了重大突破，否則很難想像這50%的效能改善是從何而來？個人認為很大的改善在於，這2個晶片中的數據傳輸的損耗大幅下降。2個晶片中所傳輸的數據量是10TB/s，也就是每秒傳輸10的13次方的數據量，而M1 Ultra的數據量卻是2TB/s。緊密結合晶片中的數據傳輸所產生的功耗，是遠小於數據由晶片傳輸到印刷電路板上，再到另一個晶片上。兩者之間的功耗差距，除了距離長短之外，晶片與電路板間的阻抗不匹配，都會造成傳輸上的損耗。換言之，在不斷需要提升算力的同時，利用先進封裝將幾顆運算晶片，緊密地結合在一起，未來將會是一個關鍵。如同利用矽光子及CPO（co-package optics）技術，將資料中心的交換器，大幅地減少其功耗及增加傳輸數據，是相同的道理。算力除了跟晶片效能有很大的關係外，也跟計算機的架構有關。我們以人工智慧運算及量子運算為例，最古典的運算如附圖（Ａ）所示。運算猶如一排車陣中，靠時序的控制（sequential control），一部車啟動後接著另一部，到最後一道指令，才完成整個車陣的紓解。然而在AI的運算中如附圖（B）所示，使用大量平行運算，１個GPU內部包含了數以千計的運算核心，因此算力遠大於古典的運算，但基本上仍存在時序的控制。量子運算就完全不同了，如附圖（C）所示，在並排的車陣中利用量子的糾纏（entanglement），就宛如一張網絡將所有的車子四面八方的圈住在一起，沒有時序的控制，一聲令下就全員移動，因此算力又遠大於AI，相較之下所耗損的功率卻少了很多。然而要產生量子糾纏，必須要在極嚴苛的環境下產生，如超低溫及超低雜訊，有太多不可控因素，所以時不時會有錯誤發生。個人淺見是，量子電腦很難成為一個商品化的產品，更談不上可靠度及品質管理系統。最有可能是大型的研究機構或大公司的研發部門，擁有台量子電腦，而且每售出1部量子電腦，原廠就得要有一組工程及技術人員進駐該單位。不可否認算力即國力，GPU/AI的算力在未來一段時間內，仍然會是主流。在算力不斷地被要求提升之下，晶片的功耗及訊號的傳輸量，會是瓶頸之所在。先進的封裝技術如CoWoS，將會是各國所關注的焦點。

台積電熊本廠（亦可稱為日積電，Japan Advanced Semiconductor Manufacturing；JASM）日前不久舉行開幕儀式，一時冠蓋雲集，台日雙方重要的政經人士均出席開幕盛會，見證此歷史性的一刻。媒體對此重要的事件有諸多的報導，在此不再贅述，但是不知讀者是否注意到日積電的英文標示，是用英文小寫的，尤其是j上面畫龍點睛的一紅點，也正象徵日本國徽。如果讀者注意到日本對外重要的活動，其中的J都一律用英文的大寫，我尤其喜歡大谷翔平代表日本國家棒球隊時，隊衣上那非常流線英文大寫的J，形貌近似於日本的國土。也許讀者會說台積電的英文也是用小寫的，這就是關鍵所在。台積電tsmc為何捨棄英文的大寫，而改用小寫？台積電蔣爸（指蔣尚義）曾跟我說，這是經過高人的指點，因為大寫的T出不了頭，小寫的t可以出頭。雖說是迷信，但是台積電決策者能從善如流，寧可信其有，也是美事一樁。所以日積電大寫的J出不了頭，小寫的j可以做到。在此不禁想到AT&T也將商標由原先大寫的T，增加了小寫的版本，難道是受到台積電成功的影響？在科技產業中如果說起迷信事件，綠色的乖乖算是其中最為人所談論的，你很難想像在先進半導體的機房中，擺了為數不少的綠色乖乖。綠色代表機台在正常的運轉，為了保持機台的穩地度及妥善率，綠色乖乖是絕對少不了的。這一開始也許只是個別的行為，但是在心理作用的慫恿下，逐漸擴展為全民運動。就連超微（AMD）的蘇媽（指蘇姿丰）來台會見在台員工，也要跟綠色乖乖合照張相。這個習慣也曾被英國BBC所報導，當時還有人戲稱，我們真正的護國神山祕密，被別人給揭穿了。前不久我們公司在中國工廠的機台一直有狀況，我就請要去中國維修的工程師隨身帶幾包綠色乖乖，大概效果不錯，中國的工廠隨後通知我們，要寄一大箱的綠色乖乖給他們。這類避邪趨吉的做法，如果善用的話，倒也可以振奮人心激勵士氣。美國在獨立戰爭中，有段時間陷入與英軍的苦戰。但當戰事延伸到紐澤西州時，華盛頓（George Washington）將軍率軍在惡劣的天候下勇渡德拉瓦河，突襲英軍逆轉戰事，被視為是美國獨立扭轉乾坤的一役。但是在行前卻人心惶惶，華盛頓將軍於是召集相關的軍官及士兵，從口袋掏出一枚硬幣，說擲幣的結果如果是人頭面朝上，代表得到上天的祝福，會打勝仗。果然擲幣結果是人頭面朝上，且一連幾次都如此，軍心因而大振，最後取得關鍵勝利。事後華盛頓將軍拿出那枚硬幣，結果硬幣的兩面都是人頭。在軍中不僅有很多迷信甚至是禁忌，個人服役時是海軍的雷達部隊。海軍最忌諱的是餐桌上吃魚不能翻身，因為這意謂著會翻船。有回我不小心將魚給翻了身，身旁的軍官看我一臉驚嚇樣，連忙說我們是陸上部隊，不信這一套。至今我還感謝這位幫我解圍的軍官。 

最近讀了幾本關於經濟學的書籍，對於經濟學家利用邏輯分析、數學模型或田野調查等方法來解釋或預測人類或社會的經濟行為，如成長、衰退、貧富等，留下深刻的印象。不免起心動念東施效顰，想要對自己所理解的半導體產業及人才做一番解析。眾所周知，半導體產業鏈可略分為上中下游，在此上游定義為晶圓製造，中游為IC設計，下游則為系統應用。愈往上游走，知識所需的層面就愈基礎且深入，也愈硬體導向；往下游走所需的知識就愈廣泛，愈偏應用及軟體。半導體人才的培養彷彿也有上中下游的概念。以前在學生時代，聽過老師們提起如何培養一位最適切的半導體人才，就是在大學時念物理，碩士時讀材料，最後再攻讀電機博士。由理科到工科，也由基礎到應用。先來談人才的養成。有不少半導體領域的專家，都是在大學時念物理，之後在博士時轉念電機，而卓然有成。前國立陽明交大校長張懋中院士便是此思維下的翹楚，經由物理及材料的訓練，最後拿到電機博士，並成為半導體界國際知名學者。順流而下似乎是水到渠成，但是逆流而上呢？大學時念電機，而博士研究轉攻物理，甚至是理論物理，沒有太多成功的案例。約莫二十年前，台大物理系的招生廣告中，曾高調地宣傳，當時在台積電任職副總以上人士，畢業最多的學校是來自於台大物理系。最近材料專家彭宗平教授，也在媒體表達了，在園區半導體業很多的主管是材料系畢業的。這些都說明了，順流而下是趨勢，也是個好的選擇。產業界又如何呢？先經過了晶圓廠或IDM廠的歷練，轉而從事IC設計，而成就一番事業者大有其人。之前在IC設計領域紅極一時的晨星半導體，其創業團隊就是來自於世大積體電路，從事晶圓代工。但是在IC設計表現優異的公司，轉而往上游晶圓製造發展，鍛羽而歸者卻時有所聞。十幾年前矽統科技自建晶圓廠，就是個失敗的例子；最近又有專攻功率IC設計的公司，在蓋自己的晶圓廠。畢竟IC設計所需的半導體製程技術種類繁多，不是一座晶圓廠就能夠涵蓋的；此外兩者的文化差異頗大，晶圓廠需要嚴謹的態度及做事方法，要經營的好需要有高的產能利用率，在在都與IC設計的思維不相符。但是中游的IC設計與下游的系統應用間的隔閡，卻不是這麼顯著，兩者之間存在著既合作又競爭的態勢。IC設計公司已不再是單純地提供晶片，而是要提供一個解決方案。蘋果（Apple）就是鮮明的例子，不論是電腦所使用的CPU，或是智慧型手機內的AP處理器IC，都是自己所設計。近來雲端服務業者，也開始自行設計AI的晶片。只要是量夠大掌握出海口，且能找到合適的團隊，系統應用業者是可以往中游的IC設計去發展。但是也有失敗的例子，如不久前Oppo便結束旗下的IC設計公司。華為這幾年受到美國的制裁影響不小，創辦人任正非曾公開表示，未來就是要用錢來砸數學家或物理學家，回過頭來把自家屬於上游的根基做好做穩。我在美國留學期間，參加過一場光電領域的研討會，會議最後的問答時間，來自加州理工學院（Cal Tech）的光電大師Amnon Yariv教授，就在黑板上寫了馬克斯威爾（Maxwell）的4個方程式，然後說所有的解答都在裡面。事實上，在電機半導體領域最常使用的歐姆定律，就只佔這4個方程式的一小篇幅。Open AI 創辦人Sam Altman最近宣稱，要花費巨資自建多座先進的晶圓廠，生產AI晶片。換言之就是由下游，直接挑戰上游。經濟學有趣的地方在於，永遠都會有另外一隻手（on the other hand）。有原則就會有例外，這是在處理經濟問題，經常會發生的。Altman是否會成功，且拭目以待。